新数字时钟实验报告.doc

数 字 电 路 课 程 设 计 题 目 数字时钟 学 院 安徽大学江淮学院 专 业 电子信息工程 组长姓名和学号 杨 川 组员姓名和学号 梅先兵 李 军 焦 阳 洪 日 周其峰 指导教师 程鸿 李能菲 2014 年 10月 23 日 目录 1. 实验目的 3 2. 设计要求 3 3. 设计及原理 3 3.1总体方案设计 3 3.2总电路框图 4 3.3仿真结果 4 4、硬件电路设计和实验 8 4.1元器件清单 8 4.2硬件电路说明 8 5. 结束语 14 5.1成员具体分工情况 14 5.2小组心得 14 1. 实验目的 （1）通过数字时钟的设计实验，要求学生回顾并加深了解所学数字电路与逻辑设计的基础理论和基础实验，掌握组合电路、时序电路、编程器件和任意集成电路的综合使用及设计方法，熟悉掌握优先编码器、触发器、计数器、单脉冲触发器、555电路、译码/驱动电路的应用方法，熟悉掌握时序电路的设计方法。达到数字实验课程大纲所要求掌握的基本内容； （2）课程设计要求学生具有一定的动手能力，在课程设计中需要学生对电路结构布局进行设计并使排版对称、紧密、美观； （3）本课程设计共由六人组成一设计小组，在设计中需每位组员完成其中一部分功能，最后将每个组员的设计组合成一完整电路，并实现电路所需功能，该过程很好的锻炼了学生的团队协作能力，为学生进入社会走向工作岗位与同事合作完成任务积累经验。 2. 设计要求 （1）能显示24小时制的时.分.秒(24小时59分59秒)； （2）具有校时功能，可以对小时，分单独校时，校时脉冲由手动输入； 为了保证计时准确，稳定，由555多谐振荡器提供标准时间的基准信号。 可实现整点报时功能。 3. 设计及原理 3.1总体方案设计 本题的根本任务是准确显示时分秒，其主要功能是计时和校时。利用60进制和24进制递增计数器子电路构成数字时钟系统，由1个24进制同步递增计数器完成时的计数，由2个60进制同步递增计数器完成分和秒的计数。秒 分时计数器分别都以2个74LS160同步级联而成，秒分时计数器之间采用异步级联的方式。 当秒计数器显示59时，分计数器进一；当秒和分计数器同步显示59时，时计数器进一；当时计数器显示23，且秒和分计数器同步显示59时，显示00：00:00。 用开关J1和J2分别控制时和分的校时，对小时和分的输入CP脉冲信号加入开关控制信号的输入，单独对时和分校时。 3.2总电路框图 图1.总电路框图 3.3仿真结果 此部分电路主要完成的功能是实现 图2.模60（60进制计数器）仿真结果 在做出来了模60计数器后，经过分析和讨论，以及对74LS160的进一步理解，我们得出了分和秒的仿真电路。秒电路的秒脉冲信号来自三级分频器所得到的信号，而分电路则来自秒电路，当秒电路计数器计到59秒时，秒电路的十位为0101，而个位为1001，把十位和个位的4个高电平相与作为分电路的进位信号，如下为分和秒的仿真电路： 图 3 .60进制秒和分的仿真结果 用2片74LS160实现24进制计数器，首先把两片74LS160都连接成十进制，并且2片之前连接成具有十的进位关系，即接成一百进制计数器，在计数器计数到24时，个位和十位同时清0。计到24时，十位的Q1=1.个位的Q2=1，将Q1，Q2相与非连接到芯片的清0端。计时电路的个位时钟信号来自秒和分电路59分59秒2个信号相与的结果。 时电路仿真电路如下： 图 4.时电路（24进制）仿真结果 校时电路主要完成校分和校时，它包括了去抖动电路。选择校分时，拔动一次开关，分自动加一；选择校时时，拔动一次开关，小时自动加一。校时校分电路应正确无误，能够实现理想的时间校对。校时校分应该切断秒，分，时计数电路之前的进位连线。校时，分功能表如下： SW4 SW5 功能 1 1 计数 1 0 校时 0 1 校分 图5.校时电路图 该部分主要由555 定时器秒脉冲产生电路时钟信号、秒计数器、分计数器、时计数器、校分校时电路、74LS47 译码电路和 6个 7 段数码管即相关电路组成。完成的功能是当开始计时时，秒个位开始计数，当秒计数器计到59时，驱动分计数器的计时功能，以此类推，当秒和分计数器都计数到59时，时计数器开始计时。当时计数器计数到23，且秒和分计数器计数到59时，全部清0。通过译码电路 74LS47 显示到数码管上，其时钟信号由时钟产生电路提供。并将时