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VLSI系统设计 第4章 微处理器 （2015-2016） 4.2 微处理器单元设计算术逻辑单元ALU 4.2 微处理器单元设计寄存器比较 4.2 微处理器单元设计流水线(pipeline) 4.2 微处理器单元设计流水线(pipeline) 4.2 微处理器单元设计流水线(pipeline) 4.2 微处理器单元设计流水线(pipeline) 4.2 微处理器单元设计流水线(pipeline) 4.4 微处理器的输入/输出单元MCS-51 I/O口 1. P0.x作为普通I/O单元 2. 作为地址/数据总线使用 P1口单元结构 P2口单元结构 P3口单元结构 .2 .2 D7 D6 D5 D4 D3 D2 D1 D0 = B3 B2 B1 B0 B7 B6 B5 B4 4x4 barrel shifter .2 Sh0: B3B2B1B0=A3A2A1A0 Sh1: B3B2B1B0=A3A3A2A1 Sh2: B3B2B1B0=A3A3A3A2 Sh3: B3B2B1B0=A3A3A3A3 注意信号Ai的连接关系 4x4 barrel shifter .2 1. 准静态寄存器 .2 4.2 微处理器单元设计 寄存器 简单回顾： 微处理器：一个以组合逻辑和存储器为基础的闭环数字电路，其特殊性表现在具有可变操作的数字模块（ALU)，可变操作控制：指令（实际上是控制器的输出）； 微处理器核心单元结构及其设计的多样性（不唯一性），包括逻辑函数表达的多样性（根据实现技术的要求改变函数表达的形式，不仅仅是化简，还可能需要化繁）； 透过电路认识结构本质及其控制组合（典型示例：移位器）; 联想（例如：控制器←→间接寻址，中断←→重构）。 用其他逻辑门能够实现两相时钟吗？例如与非门。 .2 4.2 微处理器单元设计 寄存器 两相时钟生成 2. 双港口寄存器 .2 4.2 微处理器单元设计 寄存器 为什么要采用双港口结构？ .2 4.2 微处理器单元设计 寄存器 开漏 静态存储单元双港口寄存器 4.2 微处理器单元设计 寄存器 .2 3. 移位寄存器 .2 4.2 微处理器单元设计 寄存器 可平行移位和上移的移位寄存器 .2 4.2 微处理器单元设计 寄存器 .2 4.2 微处理器单元设计 堆栈 SHR/TRR有效：压栈 SHL/TRL有效：弹出 TRR/TRL有效：锁存 并行处理技术的主要形式： （1） 时间并行— 时间重叠 让多个处理过程在时间上相互错开，轮流重叠地使用同一套硬件的各个部分，从而赢得高速度。 实现方式：采用流水处理部件。 （2）空间并行—— 资源重复 用多个相同部件处理多个事件。 实现方式：多处理器系统和多计算机系统。 （3）时间并行+空间并行 既采用时间并行性又采用空间并行性。 超标量流水线 .2 I1 I1 I1 I2 I2 I2 I3 I3 I3 I1 I2 I3 空间S 时间T 执行 取数 取指 非流水线时空图 I1 I1 I1 I2 I2 I2 I3 I3 I3 I4 I4 I4 I1 I2 I3 空间S 时间T 执行 取数 取指 标量流水线时空图 I4 .2 I1 I3 I5 I2 I4 I6 I1 I3 I5 I7 I2 I4 I6 I8 I1 I3 I5 I7 I9 I2 I4 I6 I8 I10 I1 I2 I3 I4 I5 I6 执行 取数 取指 空间S 时间T 超标量流水线时空图 ① 非流水线指令的执行是串行的； ② 标量流水线从满载起，每经1个周期做完一条指令； ③ 超标量流水线，提高了吞吐量，但需二套（或二套以上）流水线的硬件及其他电路。 .2 标量流水线：在每个时钟周期只发射一条指令，并要求每个时钟周期只从流水线流出一条指令的结果。 超标量流水线：是指在每个时钟周期向流水线发射多条指令，并能从流水线流出多个结果。 如果发生突发事件怎么处理?例如中断 .2 中断发生时： 不精确断点法：不论在哪条指令的哪一段发生了中断申请，都不再允许当时还未进入流水线的后继指令再进入，但已在流水线中的指令可流动到执行完为止，然后再转入中断处理程序。 精确断点法：是指采用特定寄存器来保存进入流水线的各指令的现场状态。所以不管在进入流水线的指令的任何段发生中断申请，断点都是精确的。 .2 4.3 存储器组织 存储器组织结构 存储器是用来存储数据字、程序（指令）字的一些单元的集合，它可以有多种结构形式，但作为数据存入和读出的功能模块，它应该包括两个主要的部分：记