实验12选1多路选择器的设计资料.ppt

实验一 简单组合电路的设计 按照QUARTUSII应用向导给出的步骤，利用QUARTUSⅡ完成2选1多路选择器的文本编辑输入(mux21a.v)和仿真测试等步骤，给出仿真波形。最后在实验系统上进行硬件测试，实际验证本项设计的功能。 (1) 实验目的： 熟悉QUARTUSⅡ的Verilog HDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 (2) 实验内容1： ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END ARCHITECTURE one ; mux21a的仿真波形 引脚锁定以及硬件下载测试。若目标器件是EPM7128SLC84-15(MAX7000S系列)，建议选实验电路模式5，用键1(PIO0，引脚号为4)控制s；a和b分别接clock5(引脚号为75)、clock0(引脚号为2)；输出信号y接扬声器spker(引脚号为81)。通过短路帽选择clock0接256Hz信号，clock5接1024Hz，最后进行编译、下载和硬件测试实验。 (3) 实验内容2： (4 )实验内容2(附加实验内容，有时间同学做）： 将设计的多路选择器看成是一个元件mux21a，利用模块调用来描述下图，并将此文件放在同一目录中。 MUX21A a b s y MUX21A a b s y tmp MUXK u1 u2 a1 a2 a3 s1 s0 outy LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUXK IS PORT (a1，a2，a3，s0，s1 : IN STD_LOGIC; outy : OUT STD_LOGIC ); END ENTITY MUXK; 以下是参考程序： ARCHITECTURE BHV OF MUXK IS COMPONENT MUX21A PORT ( a，b，s : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT ； SIGNAL tmp : STD_LOGIC; BEGIN u1 : MUX21A PORT MAP(a=a2，b=a3，s=s0，y=tmp); u2 : MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy); END ARCHITECTURE BHV ; 对上例分别进行编译、综合、仿真。并对其仿真波形作出分析说明。 仿真波形 引脚锁定以及硬件下载测试。若目标器件是EPM7128SLC84-15，建议选实验电路模式5，用键1(PIO0，引脚号为4)控制s0；用键2(PIO1，引脚号为5)控制s1；a3、a2和a1分别接clock5(引脚号为75)、clock0(引脚号为2)和clock2(引脚号为70)；输出信号outy仍接扬声器spker(引脚号为81)。通过短路帽选择clock1接256Hz信号，clock5接1024Hz，clock2接8Hz信号。最后进行编译、下载和硬件测试实验。 (5) 实验内容3： (6) 实验报告： 根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。 实验注意事项： 1、每次做实验前先签到。 2、程序设计好，编译仿真正确后，作好引脚锁定并编译。检查正确后才打开实验箱的电源。 3、对逻辑芯片编程下载前，一定注意先将实验模式选择正确。 4、预习报告在每次实验开始时交老师签字。