EDA第5章时序电路的Verilog设计-2014教案解析.pptVIP

5.4.3 自动异步清零的设计 仿真波形 RST波形放大的时序 5.5 分频器的设计 分频：将一个时钟N分频，则分频等到的时钟频率为原时钟的1/N，而周期为原时钟周期的N倍。 4种分频： 2n 分频：如2、4、8、16分频等； 偶数分频：如6分频，10分频等； 奇数分频：如3分频，7分频等; 小数分频：如1.5分频、3.22分频等。 分频的方法：使用计数器实现。 2n分频：使用计数器实现。 例子：使用4位计数器，可得到2，4，8，16分频时钟，而且时钟均匀，占空比50%。 偶数分频（2m分频）：使用2m进制计数器实现，而且可使时钟均匀，占空比50%。 例子：设计一个6分频时钟，则需要一个6进制计数器来实现。 奇数分频（2m-1分频）：使用2m-1进制计数器实现，但时钟不均匀，占空比可以控制为m/(2m-1)。 例子：设计一个5分频时钟，则需要一个5进制计数器来实现，占空比可以控制为2/5。 半整数分频：x.5分频 方法 先将时钟进行2倍频 再对2倍频的时钟进行(2x+1)整数分频 1.5分频电路 1.5分频仿真波形 奇数分频占空比50%的设计 见教材page 160 5、 5、 第5章 时序电路的Verilog设计 5.1.1 D触发器（时钟沿锁存器） 功能：锁存，传输，使用时钟沿控制 代码： 同步和异步 异步：跟时钟信号无关，单独起作用； 同步：跟时钟信号有关，受时钟控制，即跟时钟同步； 异步复位：异步复位信号变为复位电平时立即复位； 同步复位：复位信号变为复位电平时并不立即复位，而是等到时钟沿到来时才复位。 5.1.3 使能和异步复位 5.1.4 同步复位 5.1.5 电平锁存器 5.1.6 电平锁存器的复位控制 5.1.7 异步电路 5.1.8 时钟表示的对、错 课堂作业：1、使用D触发器设计一个2分频的电路2、设计一个锁存器，使用选择信号SEL来设置锁存器的类型：为1时是时钟沿锁存器，为0时是电平锁存器，而且是在时钟的低电平锁存。（提示：使用3个进程语句） 5.2 计数器的设计 计数器的功能 对时钟沿计数 广泛应用于控制电路的设计 控制电路的设计 门：简单的控制 计数器：较复杂的控制 状态机：系统控制，复杂的控制 5.2 计数器的设计 计数器的接口信号 输入信号： 时钟、使能、复位、装载、加减控制 输出信号： 计数器的值和进位 5.2.1 简单计数器的设计 仿真波形、RTL级原理图和工作过程 计数器的工作过程： 时钟上升沿到来之前Q+1的值已经算好，上升沿到来时才赋值给Q。 5.5.2 实用计数器的设计 仿真波形 5.3 移位寄存器的设计 用途 串口通信的收发器 结构 多个D触发器串联，使用同一个时钟 工作过程 时钟上升沿到来时，所有D触发器的值同时左移或者右移一位 5.3.1 同步装载功能的设计 仿真波形 5.3.2 复位功能的设计 5.4 计数器的自动装载和清零 装载信号、清零信号由内部产生，不是外部提供（即不是端口信号） 自动装载的设计 同步装载 异步装载 自动产生装载信号LD 自动清零的设计 同步清零 异步清零 自动产生清零信号 5.4.1 同步装载功能的设计 仿真波形 LD放大波形时序 5.4.2 自动异步装载的设计 仿真波形