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6. 设计的仿真 （4）时序仿真： 在ispLEVER Project Navigator主窗口中，在左侧源程序区选中 vote7.abv，双击右侧的Timing Simulation栏进入时序仿真流程。 在时序仿真时，打开Simulator Control Panel窗口中的Simulate= Settings菜单，产生Setup Simulator对话框，设置延时参数和仿真模式。 点击Simulate=Run菜单，可以得到时序仿真结果。 7. 把设计适配到器件中 在ispLEVER Project Navigator的主窗口，点击器件 ispLSI1032E-70LJ84，双击Fit Design，使项目管理器完成对源文件的编译，然后连接所有的源文件，最后进行逻辑分割，布局和布线，将设计适配到所选择的Lattice器件中。 点击器件 双击Fit Design将设计适配 到器件中，生成*.jed文件 8. 下载 接下来的工作就是将生成的JED文件通过编程器下载到isp1032芯片中。 在Windows中，按Start=Programs=Lattice Semiconductor =ispVM System菜单启动ispVM System。 8. 下载 在LSC ispVM? System窗口中，按ispTools=Scan Chain菜单， ispVM System软件会自动检测JTAG下载回路，找到回路中所有的器件型号。 点击scan检测下载 回路 8. 下载 双击器件1032E，弹出器件信息对话框，通过点击Browse选择需要下载的vote7.jed数据文件，点OK钮。 点击Browse选择需要 下载的jed文件 8. 下载 在LSC ispVM? System窗口中，按Project=Download菜单启动下载操作。下载完成，这时New Scan Configuration Setup子窗口中的Status栏显示PASS。 点击download启动 下载操作 下载成功，该状态栏 显示PASS，并有一个 绿色的圆点 8. 在实验箱上进行测试 通过相应的引脚连线，进行测试。到工程所在文件夹查找*.rpt文件，可以找到输入输出引脚号。 8. 在实验箱上进行测试 还可以利用Constraints Editor 进行引脚锁定 。 在ispLEVER Project Navigator 的主窗口左侧，选中器件型号栏，双击右侧的Constraint Editor功能条，打开Constraint Editor，如下图所示。 输入锁定的引脚， 按回车 点击窗口左侧Input Pins和Output Pins左边的 ，展现所有的输入信号。双击这些信号名，在窗口右侧会出现对应于每个信号的参数行。 双击每个信号参数行的Pin这一格，输入该信号需要锁定的引脚序列号。 设置完成后，按File=Save菜单存盘保存设置。无论是原理图还是用HDL做的设计，都可以采用这种方法设定器件的引脚。 8. 在实验箱上进行测试 8. 在实验箱上进行测试 在右侧窗口中选中要锁定的信号名，按下鼠标左键，将该信号拖至窗口左边器件引脚图中对应的引脚上，放开左键，该信号就被锁定在对应的引脚上了。 引脚锁定的另一种直观的方法： 在Constraints Editor窗口中，按Device=Package View菜单，窗口变成如下形式。 利用原理图输入法设计一个数字秒表 设计任务： 设计一个具有显示、复位、暂停功能的数字秒表。 设计要求： 秒表显示的精度为0.1s。 秒表显示范围为60s，到60s时自动清零。 能使秒表复位（清零）。 能启动和停止秒表运行。 1.创建一个新的设计项目，输入新工程名second 2.项目命名与选择器件 3.在设计中增加原理图源文件 在本设计中采用层次化的设计方法来设计原理图，有两种方法： 一种方法是先画顶层电路图，底层模块通过Add=New Block Symbol生成，再画出底层电路图。 另一种方法是先画出底层模块的电路图，再通过File=Matching Symbol建立元件符号，在顶层电路图中调用。 根据设计要求，在秒表中有一个10进制计数器（0.1s），一个60进制计数器 （1s），一个分频器（用于产生10hz时钟信号）。 3.在设计中增加原理图源文件 画出顶层电路图top.sch，其中CNT10、CNT60和CLK模块通过Add=New Block Symbol生成。 gates.lib库中G_2AND元件 gates.lib库中G_INV元件 暂停 复位 输入时钟信号 3.在设计中增加原理图源文件 生成CNT10模块的方法： 在Schematic Editor界面点击A