VerilogHDL数字设计(贺敬凯)第7章概述.ppt

7.1 跑马灯控制器的设计 　　1. 设计要求 　　共8个LED灯，连成一排。要求实现几种灯的组合显示。具体要求如下： 　　(1) 模式1：先奇数灯，即第1、3、5、7灯亮0.25 s，然后偶数灯，即第2、4、6、8灯亮0.25 s，依次循环。 　　(2) 模式2：按照1、2、3、4、5、6、7、8的顺序依次点亮所有灯，间隔时间为0.25 s；然后再按1/2/3/4/5/6/7/8的顺序依次熄灭所有灯，间隔时间为0.25 s。 　　(3) 模式3：按照1/8、2/7、3/6、4/5的顺序依次点亮所有灯，间隔时间为0.25 s，每次同时点亮两个灯；然后再按照1/8、2/7、3/6、4/5的顺序依次熄灭所有灯，间隔时间为0.25 s，每次同时熄灭两个灯。 　　(4) 以上模式可以选择。 　　2. 设计说明 　　LED灯与FPGA的连接如图7-1所示，设计要求很容易实现，在此不再说明。 　　 　　使用两个键进行模式选择，两个键有00、01、10、11四种组合，使用其中的三种组合，分别对应设计要求的三种情况。 　　3. 设计模块(包含模块划分) 　　该设计比较简单，仅用一个模块即可，输入端口为rst、clk、sel[1..0]，输出端口为led[7..0]，其中sel用于模式选择，led用于控制8个LED灯，如图7-2所示。 4. 代码分析 【例7-1】 设计源码。 module paomadeng(rst,clk,sel,led); input rst,clk; input[1:0] sel; output[7:0] led; reg[7:0] led; reg[7:0] led_r,led_r1; reg cnt1,dir; reg[2:0] cnt2; reg[1:0] cnt3; always @(posedge clk) begin if(rst) begin cnt1=0; cnt2=0; cnt3=0; dir=0; end else case(sel) 2b00: begin led_r=8 if(cnt1==0) led=led_r; else led=led_r1; cnt1=cnt1+1; end 2b01: begin if(!dir) begin if(cnt2==0) begin led_r=8led=led_r; end else begin led=(led1)+led_r; end if(cnt2==7) begin dir=~dir; end cnt2=cnt2+1; end else begin if(cnt2==0) begin led_r=8led=led_r; end else begin led=led1; end if(cnt2==7) begin dir=~dir; end cnt2=cnt2+1; end end 2b11: begin if(!dir) begin if(cnt3==0) begin led_r=8led_r1=8end else begin led_r=(led_r1)| led_r; led_r1=(led_r11)| led_r1; end led=led_r | led_r1; if(cnt3==3) begin dir=~dir; end cnt3=cnt3+1; end else begin if(cnt3==0) begin led_r=8led_r1=8end else begin led_r=led_r1;led_r1=led_r11; end led=led_r led_r1; if(cnt3==3) begin dir=~dir; end cnt3=cnt3+1; end end default: ; endcase end endmodule 　　程序说明： 　　(1) ?case语句用于选择三种模式。当case表达式中的sel为2b00时选择模