数字逻辑第6章1.ppt

1,2,3 6.4 时序电路定时（续） 6.4 时序电路定时（续） Tp=tslack+（tpd，ff+tpd，comb+ts） Tp≥MAX（tpd+tcomb+ts）=tp，min 6.4 时序电路定时（续） 1.5ns=tslack+0.2+1.3+0.1=tslack+1.6ns 设所有触发器相同，tpd=0.2ns，ts=0.1ns，最大tpd，comb为1.3ns，且tp设置为1.5ns 例6-2 时钟周期与频率估算 tslack=-0.1ns，说明tp设置过小，tp应该≥tp，min=1.6ns Fmax=1/1.6ns=625MHZ 触发器的保持时间th与时钟偏移有关，时钟偏移也会影响时钟频率 6.5 异步交互 异步电路中，状态的改变与时钟不同步，任何输入变化都可能引起状态发生改变。 若将触发器与锁存器的时钟看做普通输入，触发器与锁存器也就是异步电路 异步电路的设计相当困难 由于速度与功耗的问题，同步电路的时钟的使用也有局限，探索采用异步电路的设计 同步电路输出驱动异步电路的问题主要是组合冒险 异步电路驱动同步电路或两个同步电路的时钟不同步，会出现亚稳态的现象 6.6 同步与亚稳态 电路举例： S0(y0，y1，y2=1,0,0)时，RDY=1，电路在S0（1,0,0）、S1（0,1,0）和S2（0,0,1）之间循环 RDY=0，维持S0，直到RDY=1跳转至S1。 同样，RDY=0时可使S1可跳转至S2，S2跳转至S0. 其它状态组合无效 6.6 同步与亚稳态（续） RDY 0↑1，接近时钟正边沿，小于建立时间与保持时间，y0、y1状态相同，进入（0,0,0）无效态，电路锁定，故障。 RDY 0↑1，接近时钟正边沿，小于建立时间与保持时间，y0、y1状态相同，进入（1,1,0）无效态，并导致非法状态序列循环110,011,101，电路失效。 6.6 同步与亚稳态（续） 同步触发器 在原电路中加入一个D触发器，异步信号RDY接入D触发器，其输出RDY_S与时钟同步， RDY_S不会在建立时间和保持时间内变化。 若RDY在建立时间和保持时间内变化，触发器如何反应？ 学习要求： 掌握门集成电路、器件、电路电气方面的基础知识，以便构建出符合实际要求的电路和系统。 掌握门电路延时、触发器定时、时序电路原理 掌握PLD方面的原理 第6章 背景知识专题 请查资料，半导体硅材料在性能上遇到了什么瓶颈？石墨烯材料有何优点？ 想想看，你还有什么办法来提高集成电路的集成度？ 集成电路中的导电连线是铝线好还是铜线好？ 有人说，电路的延时是电路的固有属性，对不对？逻辑函数有时延吗？ ? ? 思考与报告6.1 第6章 背景知识专题（续） 思考与报告6.2 第6章 背景知识专题（续） 2012年诺贝尔物理学奖的获奖者为法国科学家沙吉·哈罗彻（Serge Haroche）与美国科学家大卫·温兰德（David J. Winland），获奖理由是“突破性的试验方法使得测量和操纵单个量子系统成为可能”。他们的突破性的方法，使得这一领域的研究朝着基于量子物理学而建造量子计算机迈出了第一步。就如传统计算机在上世纪的影响那样，或许量子计算机将在本世纪以同样根本性的方式改变我们的日常生活。 请查资料了解相关知识。 2012年诺贝尔物理学奖 习题 1、自学软件Multisim。 2、用一个NMOS管和一个PMOS管构成一个反相器，测试它的传输特性，写出测试报告。 3、完成课后习题：6.4,6.5,6.6,6.7,6.10 第6章 背景知识专题（续） 6.1 设计空间 集成电路 集成度 小规模集成电路（SSI） 中规模集成电路(MSI) 大规模集成电路(LSI) 超大规模集成电路（VLSI） 半导体材料 常用的半导体材料的特性参数有：禁带宽度、电阻率、载流子迁移率(载流子即半导体中参加导电的电子和空穴)、非平衡载流子寿命、位错密度。 禁带宽度由半导体的电子态、原子组态决定，反映组成这种材料的原子中价电子从束缚状态激发到自由状态所需的能量。 电阻率、载流子迁移率反映材料的导电能力。 6.1 设计空间（续） 石墨烯材料 于2004年制成石墨烯材料。石墨烯又称单层石墨，是目前能够生产出的最薄、最坚硬的材料，仅有一个原子厚，导电速度相当于硅的30倍，接近光速。石墨烯被普遍认为会最终替代硅，从而引发电子工业革命。 安德烈·海姆 康斯坦丁·诺沃肖洛夫 2010 年度诺贝尔物理奖获得者 6.1 设计空间（续） CMOS电路工艺 6.1 设计空间（续） 数字逻辑将物理量实际值的无穷集映射为两个子集，隐藏了模拟世界的缺陷。 由于在很大范围内的连续量被表示为同一个二进制值，所以数字逻辑能够大大避免元件和电源的变化以及噪