专用集成电路教学第四章详解.pptVIP

4.3 全互补CMOS集成门电路 4.3.3 CMOS与或非门的设计 另一种与或非门和或与非门电路： F AB+C F A+B C F AB+C 4.3 全互补CMOS集成门电路 4.3.4 CMOS三态门和钟控CMOSCMOS逻辑电路 4.3 全互补CMOS集成门电路 4.3.5 CMOS异或门设计 逻辑函数： 4.3 全互补CMOS集成门电路 4.3.5 CMOS同或门设计 逻辑函数： 4.3 全互补CMOS集成门电路 4.3.6 CMOS数据选择器 4.3 全互补CMOS集成门电路 4.3.7 布尔函数逻辑——传输门的又一应用 电路： 全传输门型 改进版图的CMOS型 4.3 全互补CMOS集成门电路 4.3.7 布尔函数逻辑——传输门的又一应用 布尔函数卡诺图： 部分布尔函数逻辑电路的逻辑功能： 4.3 全互补CMOS集成门电路 4.3.7 布尔函数逻辑——传输门的又一应用 功能： 该电路实现4选1数据选择器功能 4.3 全互补CMOS集成门电路 4.3.8 CMOS全加器 逻辑关系： 真值表： 4.3 全互补CMOS集成门电路 4.3.8 CMOS全加器 全加器电路： 4.4 改进的CMOS逻辑电路 4.4.1 伪NMOS逻辑电路 伪NMOS 2输入或非门： 整个逻辑电路由一个NMOS逻辑块和一个作为负载的PMOS管构成，所用管子数为：输入变量个数+ 1。 图: 伪NMOS逻辑电路 （a）框图 （b）伪NMOS或非门 图: 伪NMOS逻辑电路 （a）框图 （b）伪NMOS或非门 图: 伪NMOS逻辑电路 （a）框图 （b）伪NMOS或非门 4.4 改进的CMOS逻辑电路 4.4.1 伪NMOS逻辑电路 例：如图所示，该电路的N逻辑块由5个管子组成，而PMOS管只有一个，实现的函数关系： 图：实现复杂函数关系的伪CMOS电路 4.4 改进的CMOS逻辑电路 4.4.2 动态CMOS逻辑电路 电路： ——针对伪NMOS静态功耗大的问题，人们提出了一种动态CMOS电路。这种电路用的管子数比全互补型CMOS少，静态功耗也比NMOS电路小。 当CLK为“1”时，NMOS导通。允许输出结点放电。但是放电与否与N逻辑块有关，所以称N管为“有条件的导通”。只有当A B C＝1时，N逻辑导通，F放电至0。A、B、C中任一为零，N逻辑块不导通，F不放电，F始终为1。 图：动态CMOS逻辑 4.4 改进的CMOS逻辑电路 4.4.2 动态CMOS逻辑电路 动态CMOS电路存在的问题： 输入变量只能在预充电期间变化,在求值阶段必须保持稳定。 因为有分布电容的存在,产生了电荷再分配问题,而使输出高电平下降,容易造成逻辑混乱和错误。 多级不能直接级联 ?? 4.4 改进的CMOS逻辑电路 4.4.2 动态CMOS逻辑电路 解决多级不能直接级联的办法 ?采用多米诺逻辑； ?NP多米诺逻辑； ?采用多相时钟； 动态CMOS电路特点 ?无静态功耗； ?元件少； ?输出电平是由N逻辑块是否放电决定，而与器件的尺寸无关，故也是一种无比电路。设计时可以采用最小尺寸，因而面积小，集成度高。 4.4 改进的CMOS逻辑电路 4.4.3 多米诺逻辑 多米诺逻辑电路 ——加反相器隔离为了克服普通动态CMOS电路不能直接级联的问题，可以在第一级的输出和第二级的输入之间插入一级反相器作缓冲，将两级隔离开，如图： NMOS 逻辑块和 PMOS 逻辑块交替的多米诺逻辑 ?? ——多米诺电路带来的新问题是增加了管子数和输入电容而且逻辑关系多取了一次“反”。新的多米诺电路，将NMOS逻辑块电路与PMOS逻辑块电路交替级联，省去了反相器，又保证了逻辑关系不混乱。 图：NMOS与PMOS逻辑块交替的多米诺逻辑电路 4.4 改进的CMOS逻辑电路 4.4.4 流水线逻辑和无竞争技术 ——流水线作业使系统的运行速度有了很大的提高。在流水线逻辑中，数据是沿着流水线顺序逐步加工的，各级之间往往用传输门隔离，如图所示是流水线中最基本的一节。 图：流水线中的一节 无竞争逻辑 NORA 无竞争逻辑中的一级由三部分组成（见图4－50）：N型动态CMOS电路（简称N段），P型动态CMOS电路（简称P段）和C*CMOS电路。 无竞争逻辑（NORA）电路 4.4 改进的CMOS逻辑电路 4.4.5 ““真单相时钟””NORA逻辑 由于无竞争逻辑电路的倒相器必须是偶数，而且电路比较复杂，时钟线较多，为此采用单相时钟“NORA”电路，以减少时钟线的数量。 图：真单相时钟NORA逻辑 4.2.3 CMOS反相器的直流传输特性 分段讨论： AB段 在AB段，0 Ui UTHN,IDN