电子技术综合设计解析.ppt

第4章  电子技术综合设计 4.1 直流可调稳压电源设计 4.2 四路彩灯 4.3 八路抢答器 4.4 数字钟 4.5 音乐教室控制室 4.4 数 字 钟 数字钟电路是一款经典的数字逻辑电路，它可以是一个简单的秒钟，也可以只计分和时，还可以计秒、分、时，分别为12小时制或24小时制，外加校时和整点报时电路。 本题目的设计要求为： 能计秒、分、时，且为24小时制； 能进行数字显示； 分和时能够校对； 实现整点报时功能，且四高一低。 4.4.1 核心器件74LS90简介 本题目的核心器件是计数器。计数器的选择很多，常用的有同步十进制计数器74HC160以及异步二、五、十进制计数器74LS90。这里选用74LS90芯片。 74LS90的引脚图如图4-18所示。 74LS90内部是由两部分电路组成的。一部分是由时钟CKA与一位触发器Q0组成的二进制计数器，可计一位二进制数；另外一部分是由时钟CKB与三个触发器Q1、Q2、Q3组成的五进制异步计数器，可计五个数000~100。如果把Q0和CKB连接起来，CKB从Q0取信号，外部时钟信号接到CKA上，那么由时钟CKA和Q0、Q1、Q2、Q3组成十进制计数器。 R0(1)和R0(2)是异步清零端，两个同时为高电平有效；R9(1)和R9(2)是置9端，两个同时为高电平时，Q3Q2Q1Q0=1001；正常计数时，必须保证R0(1)和R0(2)中至少一个接低电平，R9(1)和R9(2)中至少一个接低电平。 74LS90的功能如表4-5所示。 每个74LS90都应首先接成十进制计数器，如图4-19所示。 74LS90内部原理如图4-20所示，这是一个异步时序电路。图中的S1、S2对应于集成芯片的6、7管脚，R1、R2对应于集成芯片的2、3管脚，CP0对应于14管脚，CP1对应于12管脚，Q3、Q2、Q1、Q0分别对应于11、8、9、12管脚。 4.4.2 分步设计与仿真 1. 计时电路 计时电路共分三部分：计秒、计分和计时。其中计秒和计分都是60进制，而计时为24进制。难点在于三者之间进位信号的实现。 (1) 计秒、计分电路 个位向十位的进位实现。 用两片74LS90异步计数器接成一个异步的60进制计数器。所谓异步60进制计数器，即两片74LS90的时钟不一致。个位时钟为1Hz方波来计秒，十位计数器的时钟信号需要从个位计数器来提供。 进位信号的要求是在十个秒脉冲中只产生一个下降沿，且与第十秒的下降沿对齐。只能从个位计数器的输出端来提供，不可能从其输入端来找。而计数器的输出端只有Q0、Q1、Q2、Q3四个信号，要么是其中一个，要么是它们之间的逻辑运算结果。 把个位的四个输出波形画出来，如图4-21所示。 由于74LS90是在时钟的下降沿到来时计数，所以Q3正好符合要求，在十秒之内只给出一个下降沿，且与第十秒的下降沿对齐。Q2虽然也只产生一个下降沿，但产生的时刻不对。这样，个位和十位之间的进位信号就找到了，把个位的Q3(11端)连接到十位的CKA(14端)上。 六十进制的实现。 当计秒到59时，希望回00。此时个位正好是计满十个数，不用清零即可自动从9回0；十位应接成六进制，即从0~5循环计数。用异步清零法，当6出现的瞬间，即Q3Q2Q1Q0=0110时，同时给R0(1)和R0(1)高电平，使这个状态变成0000，由于6出现的时间很短，被0取代。接线如图4-22所示。 当十位计数到6时，输出0110，其中正好有两个高电平，把这两个高电平Q2和Q1分别接到74LS90的R0(1)和R0(1)端，即可实现清零。一旦清零，Q2和Q1都为0，恢复正常计数，直到下次再同时为1。 计分电路和计秒电路是完全一致的，只是周期为1S的时钟信号改成了周期为60秒即1分的时钟信号。 秒向分的进位信号的实现 计秒电路的关键问题是找到秒向分的进位信号。当秒电路计到59秒时，产生一个高电平，在计到60时变为低电平，来一个下降沿送给计分电路做时钟。 计分电路在计到59时的十位和个位的状态分别为0101和1001，把这四个1与起来即可，即十位的Q2和Q0，个位的Q3和Q0，与的结果作为进位信号。使用74LS20串反相器构成与门，如图4-23所示。 (2) 计时电路 用两片74LS90实现二十四进制计数器，首先把两片74LS90都接成十进制，并且两片之间连接成具有十的进位关系，即接成一百进制计数器，然后在计到24时，十位和个位同时清零。计到24时，十位的Q1=1，个位的Q2=1，应分别把这两个信号连接到双方芯片的R0(1)和R0(2)端。如个位的Q2接到两个74LS90的R0(1)清零端，十位的Q1接到两个74LS90的R0(2)清零端。