介绍Ledit实验摘要.pptVIP

4.5 天线效应 1）天线效应：在工艺干法刻蚀时会在晶片表面淀积电荷，暴露的导体可以收集能够损坏薄栅介质的电荷，这种失效机制称为等离子致损伤/天线效应。 2）解决天线效应的方法： 金属跳层 用PN结将其电荷引入衬底 4.6 闩锁效应 1. Latch up 是指cmos晶片中, 在电源power VDD和地线GND之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流。 2. Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路。 3. 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大。 4. Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一。 5. Latch up 的原理分析(一) CMOS INV与其寄生的BJT截面图 寄生BJT形成SCR的电路模型 B到c的增益可达数百倍 6. Latch up 的原理分析(二) Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。 以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。 当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND间形成低抗通路，Latch up由此而产生。 7. 版图中产生的latch up？ 输出电流很大的情况下； （P和N之间至少间距30-40u） 直接接到PAD的MOS管的D端； （将MOS管的D端加大，孔到AA的间距至少2u） 产生clk，开关频率快的地方如PLL； （频率越快，噪音越大，频率快对衬底不停放电，吃电流） ESD与core cell 的距离会产生latch up； （最好间距为40-50u） 5. 噪声 1）噪声在集成电路中可以成为一个很大的问题，特别是当你的电路是一个要接收某一很微弱信号的非常敏感的电路，而它又位于一个进行着各种计算、控制逻辑和频繁切换的电路旁的时候，就特别注意我们的版图和平面布局。 2）混合信号芯片上噪声问题，由于模拟电路和数字电路是在非常不同的噪声电平上工作，所以混合信号电路的噪声问题最多。 5.1 减小噪声的方法 1）减小数字电路的电压幅度 电压幅度越小，开关状态转变时需要的能量越小 2）把数字部分与模拟部分尽量远隔 3）保护环，把噪声锁在环内 电压噪声电流噪声在衬底中传播时被接地通孔吸收 通孔数量应比较多 地线应足够粗，减小连线寄生电阻 4）屏蔽层、屏蔽线 对关键信号和噪声严重的信号线屏蔽 接地的屏蔽线把噪声吸收到地上 M2走信号，下方M1接地，屏蔽下方噪声 M2走线，上方M3接地，屏蔽上方噪声 M2走线，两旁两条M2接地，屏蔽两旁噪声 5）电源线退耦 电源线和地之间加大的退耦电容 高频噪声容易通过退耦电容被地吸收 5.2 差分信号与噪声 1）差分电路是一种用来检测两个同一来源的特殊走线的信号之差的设 计技术。两条导线自始自终并排排列。每条线传递同样的信息，但信息的状态相反。 2）由于两条导线靠得很近，所以很有可能噪音尖峰会以同样的幅度同时发生在两条导线上，由于信号的相反，相减产生了非常清晰的结果。 3）差分设计方法是有很强的抗噪音能力。当电路中的噪音问题十分严重时，很多人都会依赖差分系统来解决问题。 4）噪声隔离图（一） 5）噪声隔离图（二） 在信号线两边加地线 使大部分电场线终止到地线上 6）信号线的噪声隔离图 7. 布局规划 1）考虑pad的位置影响来决定模块的摆放及其输入输出方向 2）考虑模块间的连接关系确定整个布局 尽量短的连线 尽量少的交叉 尽量不要在模块上通过连线 3）考虑信号的要求来决定模块布局 如信号的绝对对称性 4）面积估算 模块间留下足够的距离布线 要考虑电源线走线、有对称要求的差分信号走线、有隔离要求的信号走线等，预留足够空间 5）估计连线问题 6）一些小提示 不要受最小尺寸限制 ，适当放大间距、宽度之类 不要用最小线宽布线，而更应关注寄生电阻是否较低 多打通孔，既保证连接，又减小寄生电阻 尽量让所有的管子保持在同一个方向 对于模拟电路，