引脚与时序final.pptVIP

微机原理及应用 信息与电气工程学院 孙秀娟 第6章 微处理器外部特性 6.1 8086的引脚信号 6.1.1 地址/数据信号 6.1.2 读写控制信号 6.1.3 其他控制信号 6.2 8086的总线时序 6.4 微机系统总线 6.1 8086的引脚信号 外部特性表现在其引脚信号上，学习时请特别关注以下几个方面： ⑴ 引脚的功能 ⑵ 信号的流向 ⑶ 有效电平 ⑷ 三态能力 6.1 8086的引脚信号 6.1.1 地址/数据信号—总线复用 同一引脚在不同时刻具有不同功能 最常复用：地址引脚、数据引脚 目的：减少引脚个数 6.1.1 地址/数据信号 —8086的数据总线和地址总线 AD15～AD0 (Address/Data) 地址/数据分时复用引脚，共16个引脚，三态输出 单向输出地址总线(低16位)；双向数据总线 A19/S6～A16/S3 (Address/Status) 地址/状态分时复用引脚，4个三态输出信号 输出高4位地址；输出状态信号 BHE*/S7 (Byte High Enable/Status) 高字节允许/状态分时复用引脚，三态输出 输出低有效表示传送高字节数据；输出状态信号 6.1.2 读写控制信号 —8086的基本读写引脚 ALE (Address Latch Enable) 地址锁存允许，三态输出、高电平有效 有效时，表示复用引脚正在传送地址信号 M/IO* (Memory/Input and Output) 访问存储器、I/O端口，三态输出、高低电平均有效 高电平(M)，表示微处理器访问存储器 低电平(IO*)，表示微处理器访问I/O端口 WR* (Write) 写控制，三态输出、低电平有效 有效时，表示微处理器正将数据写到存储单元或I/O端口 RD* (Read) 读控制，三态输出、低电平有效 有效时，表示微处理器正从存储单元或I/O端口读取数据 6.1.2 读写控制信号—基本总线操作 6.1.2 读写控制信号—同步操作引脚 同步操作 读写操作要保证存储器或外设与微处理器速度一致 否则，慢速的I/O或存储器发出一个信号，让快速的微处理器等待 READY (就绪、准备好) 输入信号，高电平有效，表示可以进行数据读写 利用该信号无效请求微处理器等待数据 微处理器在进行读写前检测READY引脚 6.1.3 其他控制信号—中断请求和响应引脚 INTR (Interrupt Request) 可屏蔽中断请求，高电平有效、输入信号 有效时，表示中断请求设备向微处理器申请可屏蔽中断 中断IF标志对该中断请求进行屏蔽 主要用于实现外设数据交换的中断服务 INTA* (Interrupt Acknowledge) 可屏蔽中断响应，低电平有效、输出信号 有效时，表示来自INTR引脚的中断请求已被微处理器响应 NMI (Non-Maskable Interrupt) 不可屏蔽中断请求，上升沿有效、输入信号 有效时，表示外界向CPU申请不可屏蔽中断 中断级别高于可屏蔽中断请求INTR 常用于处理系统发生故障等紧急情况下的中断服务 6.1.3 其他控制信号—总线请求和响应引脚 HOLD 总线请求，高电平有效、输入信号 有效时，表示其他总线主控设备申请使用总线 HLDA (HOLD Acknowledge) 总线响应，高电平有效、输出信号 有效时，表示微处理器已响应总线请求 总线释放：地址总线、数据总线、具有三态输出能力的控制总线呈现高阻状态 6.1.3 其他控制信号—其他引脚 RESET 复位，高电平有效、输入信号 有效时，将迫使微处理器回到其初始状态 8086复位后，寄存器CS＝FFFFH，IP＝0000H CLK (Clock) 时钟输入，频率稳定的数字信号 微处理器的基本操作节拍 频率的倒数是时钟周期的时间长度 6.1.3 其他控制信号—其他引脚 Vcc 电源输入，向CPU提供＋5V电源 GND 接地，向CPU提供参考地电平 MN/MX*（Minimum/Maximum） 组态选择，输入 接高电平时，8086/8088引脚工作在最小组态；反之，8086/8088工作在最大组态 “引脚”小结 CPU引脚是系统总线的基本信号，可以分成以下类： 16位数据线：D0～D15 20位地址线：A0～A19 控制线： ALE、 M / IO*、WR*、RD*、READY INTR、INTA*、NMI，HOLD、HLDA RESET、CLK、 电源线：Vcc、GND 6.2 8086的总线时序 总线时序 描述总线信号随时间变化的规律以及总线信号间的相互关系 采用时序图形象化地表现时序 指令周期 一条指令从取指、译码到最终执行完成的过程 一条指令周期由一