计算机组成原理白中英主编课件chp.ppt

* 3.6.3替换策略 例子：设cache有1、2、3、4共4个块，a、b、c、d等为主存中的块,访问顺序一次如下：a、b、c、d、b、b、c、c、d、d、a ,下次若要再访问e块。问，采用LFU和LRU算法替换结果是不是相同？ ? * ? ? LFU（最不经常使用） LRU（近期最少使用） ? 说明 1块 2块 3块 4块 说明 1块 2块 3块 4块 a a进入 1 0 0 0 a进入 0 1 1 1 b b进入 1 1 0 0 b进入 1 0 2 2 c c进入 1 1 1 0 c进入 2 1 0 3 d d进入 1 1 1 1 d进入 3 2 1 0 b 命中 1 2 1 1 命中 4 0 2 1 b 命中 1 3 1 1 命中 5 0 3 2 c 命中 1 3 2 1 命中 6 1 0 3 c 命中 1 3 3 1 命中 7 2 0 4 d 命中 1 3 3 2 命中 8 3 1 0 d 命中 1 3 3 3 命中 9 4 2 0 a 命中 2 3 3 3 命中 0 5 3 1 e 替换a 1 0 0 0 替换b 1 0 4 2 ? * 3.6.4写操作策略 由于cache的内容只是主存部分内容的拷贝，它应当与主存内容保持一致。而CPU对cache的写入更改了cache的内容。如何与主存内容保持一致，可选用如下三种写操作策略。 写回法：换出时，对行的修改位进行判断，决定是写回还是舍掉。 全写法：写命中时，Cache与内存一起写 写一次法：与写回法一致，但是第一次Cache命中时采用全写法。 * 3.6.5 Pentium PC的Cache 1、主要包括四个部分： 取指/译码单元：顺序从L2cache中取程序指令，将它们译成一系列的微指令，并存入L1指令cache中。 乱序执行逻辑：依据数据相关性和资源可用性，调度微指令的执行，因而微指令可按不同于所取机器指令流的顺序被调度执行。 执行单元：它执行微指令，从L1数据cache中取所需数据，并在寄存器组中暂存运算结果。 存储器子系统：这部分包括L2cache、L3cache和系统总线。当L1、L2cache未命中时，使用系统总线访问主存。系统总线还用于访问I/O资源。 不同于所有先前Pentium模式和大多数处理器所采用的结构，Pentium 4的指令cache位于指令译码逻辑和执行部件之间。其设计理念是：Pentium 4将机器指令译成由微指令组成的简单RISC类指令，而使用简单定长的微指令可允许采用超标量流水线和调度技术，从而增强机器的性能。 * 3.6.5 Pentium PC的Cache 基本原理见下图 * 3.6.5 Pentium PC的Cache 2级cache结构 L2内容是主存的子集 L1内容是L2的子集 L1分成8K的指令cache和8K的数据cache 指令cache是单端口256位，只读 数据cache是双端口（每个32位），读写，采用2路组相联结构128组*2行/组*32字节/行=8KB字节 * 3.6.5 Pentium PC的Cache 存储器读写总线周期 256为淬发式传送 64位传送 数据一致性的保持 L1采用写一次法 L2采用写回法 返回 * 本 章 小 结 对存储器的要求是容量大、速度快、成本低。为了解决了这三方面的矛盾，计算机采用多级存储体系结构，即cache、主存和外存。CPU能直接方问内存(cache、主存），但不能直接访问外存。存储器的技术指标有存储容量、存取时间、存储周期、存储器带宽。 广泛使用的SRAM和DRAM都是半导体随机读写存储器，前者速度比后者快，但集成度不如后者高。二者的优点是体积小，可靠性高，价格低廉，缺点是断电后不能保存信息。 * 本 章 小 结 只读存储器和闪速存储器正好弥补了SRAM和DRAM的缺点，即使断电也仍然保存原先写入的数据。特别是闪速存储器能提供高性能、低功耗、高可靠性以及移动性，是一种全新的存储器体系结构。 双端口存储器和多模块交叉存储器属于并行存储器结构。前者采用空间并行技术，后者采用时间并行技术。这两种类型的存储器在科研和工程中大量使用。 * 本 章 小 结 cache是一种高速缓冲存储器，是为了解决CPU和主存之间速度不匹配而采用的一项重要的硬件技术，并且发展为多级cache体系，指令cache与数据cache分设体系。要求cache的命中率接近于1。主存与cache的地址映射有全相联、直接、组相联三种方式。其中组相联方式是前二者的折衷方案，适度地兼顾了二者的优点又尽量避免其缺点，从灵活性、命中率、硬件投资来说较为理想，因而得到了普遍采用。 返回 * 注意： 1、如果计算机中可编址的最小单位是字存储单元，则该计算机称为按字