基于FPGA数字钟设计.docVIP

河南科技学院新科学院 数字系统课程设计报告书 课题名称 基于FPGA的数字钟设计 院 系 新科学院 姓名学号 夏文平、2013280218 专业班级 通信工程、通信132 指导教师 刘艳昌、雷进辉 设计时间 2014-2015学年第2学期12、13周 2015年6月5日 目录 摘要 1 Ⅰ 设计任务与要求 2 Ⅱ系统整体方案及设计原理 2 Ⅲ各模块电路设计与实现 2 1 分频模块 2 2 计数模块 4 3 数码管显示模块 7 Ⅳ 硬件下载及调试 10 Ⅴ 试验中出现的问题及解决办法 11 Ⅵ 设计总结 11 参考文献 12 摘要 FPGA是可编程逻辑器件，在早期可编程逻辑器件PAL和GAL的基础上发展而来，但电路规模更大。同时FPGA具有许多优点，在数字电路设计中得到广泛的应用。本次设计过程中，我们使用了Altera公司开发的CycloneⅡ芯片，使用EP2C8Q208C8开发板，完成我们的设计。在设计过程中，主要使用Verilog编程语言进行编程，由于它和C语言有一定的相似之处，使用起来较为方便。本次课程设计，我们通过编程来控制八段数码管显示我们要的时钟数字，EP2C8Q208C8 使用说明，合理安排引脚和时序，顺利完成预定的功能，同时也了解了FPGA和其编程控制过程，为以后的设计奠定了基础。 Ⅰ 设计任务与要求 1. 设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能。 2. 具体要求如下： 1) 能进行正常的时、分、秒计时功能，最大计时显示23小时59分59秒。 2) 分别由六个数码管显示时分秒的计时。 Ⅱ系统整体方案及设计原理。 数字计时器是由计时电路、译码显示电路、脉冲发生电路等几部分组成的。其中，脉冲发生电路将试验箱提供的50Mhz的频率分成电路所需要的频率；计时电路与动态显示电路相连，将时间显示在八段数码管上。 原理框图如下： Ⅲ各模块电路设计与实现。 1 分频模块。 模块程序： module div_clk(clk_50MHz,clk_1Hz,clk_1KHz); reg clk_1Hz,clk_1KHz; reg [24:0] cnt;//计数器 reg [14:0] cnt3; always @(posedge clk_50MHz) begin if(cnt == //20MHz分为1Hz，当计数器到9999999时，时钟反转一次 begin cnt = 0; //为一个时钟周期，即周期为1Hz clk_1Hz =~ clk_1Hz;//时钟翻转 end else cnt = cnt + 1b1; end always @(posedge clk_50MHz) begin if(cnt3 == 24999) begin cnt3 =0; clk_1KHz =~ clk_1KHz;//20MHz分为1kHz end else cnt3 = cnt3 + 1b1; end endmodule 分频模块时序仿真图如下： 2 计数模块。 计时模块： 是，所以秒模块是程序： module cet60(clk,cen,a,b); input clk; output cen; output [3:0]a,b; reg [3:0]a,b; reg cen; always @(posedge clk ) begin if(a==9) begin a=0; if (b==5)b=0; else b=b+1; end else begin a=a+1; b=b; end end always@(posedge clk) begin if((a==9)(b==5)) cen=1; else cen=0; end endmodule 秒及时模块时序仿真图如下： ，。 计时模块 小时使用的制，故使用的是，程序如下： module counter2(a,b,nCR,EN,clk); input clk,nCR,EN,nCR; output[3:0]a,b; reg [3:0] a,b; always@(posedge clk or negedge nCR) begin if(~nCR){a,b}=8h00; else if(~EN) {a,b}={a,b}; else if((a2)||(b9)||((a==2)(b=3))) {a,b}=8h00; else if((a==2)(b3)) begin a=b; b=b+