毕业论文（设计）基于verilog的电子时钟报告说明书.docVIP

一 总体设计方案 1.设计原理及思路 1.1原理分析 图1-1数字钟程序总体框图 数字钟实际上就是对1Hz的频率进行计数的计数电路。振荡器产生32768Hz的时钟信号，经过分频器后产生512Hz、64Hz、2Hz的脉冲信号，秒计数器计满60后，触发分计数器，分计数器计满60后，触发计时电路，当计满24小时后开始下一轮计数。如果计数的起始时间与设想的有误差，可以通过调时、调分按键或复位键进行手动调时。计数器的输出经过6选1多路选择器后以动态扫描方式送到LED数码管输出。 由框图可知程序模块可分为消抖模块、2分频、或门、6进制计数器、10进制计数器、24进制计数器6选1多路选择器、七段译码器、位选端控制器组成。实现思路及具体实现过程将在第二部分详细介绍。 1.2数字钟的电路结构 数字钟由电源电路、CPLD电路、JATG下载接口、振荡器、分频器、显示器等部分组成。 1.2.1电源电路 图1-2电源电路 电源电路通过USB接口输入5V电压，经三端稳压器输出3.3V工作电压用于电路中各元件的用电需求。 1.2.2 JATG下载接口 图1-3 JATG下载接口 通过USB-blaster将JATG接口与电脑相连，即可将编写好程序代码下载到开发板上进行功能验证。 1.2.3 CPLD电路 该CPLD电路通过MAX3000A EPM3064ALC44-10N实现各模块的功能验证和综合。在该芯片