FPGA设计开发与验证_立项申请_通用(公开)_new_new重点分析.docxVIP

FPGA设计开发与验证_立项申请_通用(公开)_new_new重点分析.docx

  1. 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
  2. 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  3. 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  4. 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  5. 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  6. 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  7. 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
FPGA设计开发与验证解决方案 设备名称:FPGA设计开发与验证解决方案 设备型号:FPGA设计开发与验证解决方案 国别、厂商:中国,北京航泰信科科技有限公司 1.技术性能 1.1规格 FPGA设计开发与验证解决方案 1.2 先进性和特色 包含FPGA设计开发与验证整个流程,同时紧跟国际最新技术,一次建设,终身受益。 在传统FPGA流程中增加ESL流程与验证,RTL代码分析,构成当代FPGA开发的先进流程。 包含C/C++到RTL的转换工具,以及两者之间的等价验证。 包含Model到RTL的转换工具。 包含代码分析,CDC检查,SDC自动生成功能 仿真调试纠错过程变得自动化,缩减仿真所用时间,提出可疑点的建议值 利用机器学习和数据分析来加速时序收敛和设计优化。 2.实验对象 2.1 实验的主要目标和原因 当前FPGA开发流程,如下图: 当前阶段,随着FPGA的功能越来越强大,设计规模也越来越大,设计上逐渐向ASIC设计流程靠拢。 开发流程上,无论是ASIC设计还是FPGA设计都逐渐向ESL级别迁移。目前主流的ESL设计流程中,主要有Model语言和C/C++语言作为设计输入。 如同过去从原理图设计转化到RTL设计一样,未来设计会大量迁移到ESL设计流程上,比如XILINX就在大力推广其C/C++自动生成RTL的HLS工具,Matlab也推出其模型自动生成RTL代码的工具。如何保证转换的正确性,一致性,需要有形式化的验证工具来保证其转换的正确性和一致性。 代码静态分析在当代FPGA流程中起到越来越重要的作用。其可以提高代码的可靠性,减少设计迭代,加速产品的上市时间。 随着代码量的增加,调试所占用的时间大幅度上升,迫切需要自动化的辅助工具,帮助工程师快速的定位设计中的问题。 FPGA速度越来越快,功能越来越复杂,时序分析成为工程师无法绕过的一道坎,如何做到快速的时序收敛和设计优化也是一个重要的问题。 综上所述,FPGA设计面临着如此多的问题,北京航泰信科科技有限公司精选全球范围内各种优秀的EDA工具组成了一个完整的解决方案,用于解决上面所提到的诸多问题。如下为航泰信科的完整方案。 3.对同类产品的评估 对于FPGA设计开发和验证,主要由厂商的工具和特定的点工具组成,理论上厂商的工具(如XILINX的ISE和Vivado,Altera的QuartusII等)即可以完成完整的设计开发流程,但是由于FPGA开发的复杂性,在一些特定的流程上需要引入一些专业的工具来提高设计的效率。 本FPGA设计开发与验证解决方案,主要由厂家的工具(ISE,Vivado,QuartusII)作为主流程,针对FPGA开发过程中的难点,提供组合的工具来解决,总体上提供了针对FPGA设计的完整的解决方案。此方案具有极大的先进性,提前布置ESL的设计流程,让投资更加有效。同时紧扣FPGA开发的难点,具有极强的针对性。 目前其他厂商都没有办法提供全套的解决方案。XILINX和Altera的代理商只能提供他们自己的工具,其他的厂商也都是提供单个点的工具解决方案。 4.建设方案 4.1 Vivado/ISE/QuartusII Vivado/ISE/QuartusII的主要功能包括设计输入、仿真、综合、实现和下载,涵盖了FPGA开发的全过程,从功能上讲,其工作流程无需借助任何第三方EDA软件。 4.2 ESL流程 当前设计逐渐迁移到ESL流程上,设计输入不再是单纯的RTL,同时需要支持高层次设计语言作为输入。本建设方案支持两种高层次设计输入。 Model语言设计输入: 支持Matlab/Simulink的模型语言作为设计输入,直接转换成可读的RTL代码。 C/C++语言设计输入: 支持C/C++作为设计输入,直接转换成RTL代码。 4.3 C/C++与RTL的形式化验证工具 随着FPGA设计逐渐迁移到ESL级别,C/C++作为设计输入将变得流行,XILINX提供了HLS工具来将C/C++的代码自动转换成RTL。作为此流程,需要有形式化验证工具来保证转换结果的一致性和正确性。 本方案形式化验证工具的原理,是将C/C++和RTL分别编译,变成表达式,根据程序语言的语义,建立形式化模型,并利用多种数理逻辑/代数方法,证明两个模型相等: 证明成功:则两个模型相等。即:对于所有可能的输入,两个模型输出都相同。 证明失败:会给出导致不等的反例(输入激励),用于侦错(debug)。 (1)C/C++编译器 支持标准的C/C++语言。编译器把程序首先转化成一种内部定义的中间表达,然后等价变换成形式化模型,该模型在功能上与最初的C/C++程序等价,表达方式上区别于过程式语言描述,是纯粹的数学表达式。编译器支持高层次综合,支持对循环等特殊语言结构的定制综合。 支持C/C++语言的断

文档评论(0)

南非的朋友 + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档