基于EDA的VHDL语言设计的交通灯详解.docVIP

玉林师范学院本科生 基于Verilog的设计 院 系 电子与通信工程学院 专 业 学 生 班 级 姓 名 学 号 指导教师单位 电子与通信工程学院 指导教师姓名 【摘 要】 随着社会上特别是城市中机动车辆保有量的不断增加,在现代城市的日常运行控制中，车辆的交通控制越来越重要，在十字交叉路口，越来越多的使用红绿灯进行交通指挥和管理。本文以VHDL硬件描述语言为设计手段，完成了交通信号灯控制电路的设计，其中交通信号灯控制电路的开发目的是设计一个适用于主、支干道十字交叉路口的红黄绿交通灯的控制系统，通过合理设计系统功能，使红黄绿灯的转换有一个准确的时间间隔和转换顺序。所设计的交通信号灯控制电路经过在QuartusⅡ 软件下进行模拟仿真，观察其波形，证明所设计的交通信号灯控制电路完全可以实现预定的功能，并有一定的实用性。 【关键词】 VHDL; QuartusⅡ; 交通灯 【题目要求】 用有限状态机设计一个交通灯控制器，设计要求：A路和B路，每路都有红、黄、绿三种灯，持续时间为：红灯4s、黄灯5s、绿灯40s。A、B路交通灯的转换状态是： （1）A红、B绿 （持续时间40s）； （2）A红、B黄 （持续时间5）； （3）A绿、B红 （持续时间40s）； （4）A黄、B红 （持续时间5s）； 外部时钟 该系统主要由分频模块fen50m_1s、控制模块traffic_control、转换模块bin2bcd以及显示模块display电路构成。其中分频模块fen50m_1s主要将系统输入的基准时钟信号转换为1Hz的激励信号，驱动控制模块工作。控制模块traffic_control根据计数情况对交通灯的亮灭及持续时间进行控制。转换模块bin2bcd将控制模块设计的亮灯时间的二进制转换为bcd码。显示模块display主要将亮灯时间以倒计时的形式通过数码显示出来 【时钟分频模块】 系统时钟脉冲为50MHz，为满足各个模块脉冲需求，需要分频成2Hz和4000Hz的脉冲。 fen50m_1s模块设计，实现频率由50MHz到2Hz的转变，达到我们需要的1s的要求，模块如下图： 分频器一 端口说明： clkin:输入50MHz时钟脉冲 clkout:输出2Hz脉冲 fen50m_1s实现Verilog语言描述如下： module fen50m_1s(clkin,clkout); input clkin; output clkout; reg clkout; reg [24:0] q; always @(posedge clkin) begin if (q= begin q=0; clkout=~clkout; end else q=q+1; end endmodule 编译结果： 分频器二fen50m_4000模块设计，实现频率由50MHz到4000Hz的转变 分频器二 端口说明： clkin:输入50MHz时钟脉冲 clkout:输出4000Hz脉冲 分频器fen50m_4000模块实现程序： module fen50m_4000(clkin,clkout); input clkin; output clkout; reg clkout; reg [24:0] q; always @(posedge clkin) begin if (q==12499) begin q=0; clkout=~clkout; end else q=q+1; end endmodule 编译结果： 【交通灯控制及计时模块】 端口说明： Clock：输入时钟信号，上升沿有效。 Reset：复位信号，高电平有效。 Red1、yellow1、green1：分别表示A路的红灯、黄灯、绿灯显示信号，高电平有效。 Red2、yellow2、green2：分别表示B路的红灯、黄灯、绿灯显示信号，高电平有效。 Timea：A路绿灯亮时间，高电平有效。 Timeb：B路红灯亮时间，高电平有效。 Alarm：倒计时信号输出 实现程序： module traff