常用数字电路的设计概要.ppt

第5章 常用数字电路的设计 5.1 组合逻辑电路设计 5.2 时序逻辑电路设计 5.3 存储器的设计 5.4 常用接口电路设计 5.1 组合逻辑电路设计 任一时刻的输出仅仅取决于当时的输入，与电路原来的状态无关，这样的数字电路叫做组合逻辑电路。 用VHDL语言描述组合逻辑电路通常使用并行语句或者进程。常见的组合逻辑电路有运算电路、编码器、译码器和数据选择器等。 5.1.1 运算电路设计 1．加法器的设计 加法器有半加器和全加器两种，利用两个半加器可以构成一个全加器。 半加器和全加器有什么区别？ 半加器只是加数与被加数相加，而全加器是加数、被加数与进位值相加。所以半加器不考虑进位，而全加器要考虑进位。 【例5-1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY h_adder IS PORT(a, b : IN STD_LOGIC; s, c : OUT STD_LOGIC); END h_adder; ARCHITECTURE rtl OF h_adder IS BEGIN c=a AND b; s=a XOR b; END rtl; 1位全加器可以由两个半加器和一个