基于FPGA的高速系统设计分析.ppt

bu di * 基于FPGA的高速数据交换模块设计 学生：李琛 学号 老师：王虹现 （中期报告） 报告内容 课题概述 工作进度汇报 后期工作安排 课题概述 背景及意义：当今高速实时信号处理系统中，涉及的对象趋于多 样化，这些不同类型的数据常常需要在信号处理系统中不同功能模 块之间进行通信交换与传输，为了满足这种大规模实时信号多种数 据流传输的要求，设计一种FPGA多数据交换系统 系统结构 1、软件编程及仿真 2、硬件测试 总体结构设计： 说明：为了适应多种速率数据传输要求，系统除了包括ADC 和DAC,还集成多种数 据通信接口。从数据传输速率的角度分类,既有光纤、串行RapidIO 和自定义专用 高速数据传输通道(LINK通道)这样适于大带宽数据传输的高速接口,又有相对较低 数据传输速率的PCI、UAR等接口 核心部分：数据交换模块设计 1.主要作用： 从各个模块的输出端口接收数据； 决定数据是否经过存储然后转发； 将数据发送到各模块的输入端口； 2.主要结构： 提供公共的可配置的控制/状态寄存器组; 对各个模块的输入输出数据流进行分配和连接; 输出各个模块的控制信号; 提供FIFO 或RAM 对各个模块的数据进行缓存或处理; 工作进度汇报 我的计划： 学习FPGA、 编程等相关知识 我的计划： 芯片选择 编程实现多数据传输 用Multisim 对部分电路 仿真 硬件测试 完善毕设 撰写论文 已完成部分：FPGA相关知识的学习 模块组成及功能（基础）： 可编程输入输出单元：芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求 可配置逻辑块（CLB)：每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些 选型电路（多路复用器等）和触发器组成。开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM 数字时钟管理模块（DCM）：大多数FPGA均提供数字时钟管理 嵌入式块RAM（BRAM）：块RAM可被配置为单端口RAM、双端口RAM、内容地址存储器 （CAM）以及FIFO等常用存储结构 丰富的布线资源 ?底层内嵌功能单元 关键环节：RapidlO协议交换概述 RapidlO协议：能够实现芯片与芯片及板子与板子之间高速通信的一种互联协议,操作的核心是包和控制符号。包由事物可以准确可靠地传送至目标端点所必需的信息字段构成。控制符号用于管理RapidlO物理层互连的事务流，也用于包确认，流量控制和维护。 协议层次结构： 逻辑层 定义了接口的全部协议和包的格式，它们为端点器件发起和完成事务提供必要的 信息。 传输层 定义RapidlO地址空间和数据在端点器件间传输包所需要的路由信息。 物理层 定义了器件级的接口细节，如包传输机制、流量控制、电气特性和低级错误管理。 传输过程 ： 过程说明：系统发起器件通过产生一个请求事务开始一次操作。该请求包被传送到交换器，通常是一个交换机。交换器发出控制符号确认收到了该请求包，随后交换器将该包转发至目标器件，这就完成了此次操作中请求阶段的操作。目标器件完成要求的操作后产生响应事务，通过交换结构将承载该事务的响应包传送回 发送器件以完成此次操作。 RapidlO数据包接收： 说明：RapidIO交换机的接收部分，通过RapidlO协议物理层将数据包接收，同时要对数据包进行分解，将路由信息存入存储结构中。接收部分采用了输入缓存对接收的数据进行缓冲。根据存储结构中的路由信息，将数据包转发到相应目的端口。 RapidIO数据发送： 说明：RapidIO数据发送部分的作用是把接收到的数据通过接口发送出去。每一个端口可能接收来自各个芯片接口的数据，缓冲数据经过仲裁以后送给RapidIO物理层IP核发送至其目的RapidIO端点 包格式： 说明：请求信号包由物理层开始，“S”用来确定这是一个包还是一个控制信号 ，acklD 表明交换结构器件将使用控制符号去确认的是哪一个包，是返回给包的发送者的包标示符。 rsvd是一个三位位宽的保留位，发送包时保留位被置为逻辑0，接收包时则忽略保留位。 PRIO字段指示包的优先级，用于流量控制。TT、目的地址和源地址字段指示传输地址的机 制类型、包被送到的器件的目的地址和产生包的器件的源地址。Ftype指示正被请求的事 务类型。RapidlO事务数据的有效载荷长度从8到256字节不等。所有包以16位循环冗余校 验码结束。 传输层的包字段： 说明：共由四个字段组成，分别是tt、目的ID、源ID以及跳数。tt是用来指示目的ID和 源ID字段的位宽，当m=0时，代表目的ID和源ID字段的位宽均为8位，当m=l时，代表 目的ID和源