FPGAIP设计验证平台.docVIP

FPGA/IP 设计验证平台 建设目的 规范FPGA代码设计流程 尽量在设计早期消除代码设计缺陷 监控整个设计过程，确保与最初设计要求保持一致 提高FPGA代码质量和可重用性 提高IP模块与系统，IP模块设计之间界面定义的全面性和准确性 将常用信号处理算法，建立标准的数字设计IP库，构建模块化的数字设计平台。 建立规范的数字系统验证流程，实现数字系统设计的从设计规范制定、验证计划制定、RTL代码设计、验证过程的执行、设计最终的实现（FPGA/ASIC）/FPGA 验证设计流程介绍 各设计阶段工作介绍 代码设计规则检查 Incisive Enterprise Simulator （IES）Incisive Enterprise Simulator （IES）e, 断言语言PSL、SVAim提供非常强大的波形显示及调试系统，大大提高复杂设计的设计验证效率。 Cadence 的IES在完成功能仿真的同时，可以进行功能覆盖率的收集和分析，帮助尽快达到功能测试覆盖率指标（98%）以上。 在常规测试向量仿真的基础上，IES可以通过随机测试向量的产生和仿真，进一步提高功能测试覆盖率指标。 等效性验证工具 Encounter (TM) Conformal 对比设计的不同版本，设计的不同阶段的功能的等效性。等效性检测是一种静态分析方法，无需测试向量即可快速而全面的完成验证。 包括以下特点: ? 100%的代码覆盖率，99%的功能覆盖率，可最大程度上检查出整个设计过程与最初设计在功能上的偏移。 ? 比传统动态仿真速度快100倍以上，对一个几百万门的设计进行验证在几分钟即可完成 时钟域交叉（CDC）检查--确保同步和数据稳定性 语义检查--验证综合假设并找到可能产生RTL和门级仿真之间不匹配的条件 结构性检查--包括总线检查以找到数据冲突、置位-复位排他性检查、多端口锁存器争用检查 Data Path 检查--可以穷尽地验证复杂的数据路径模块，而无需使用测试向量。Incisive Formal Verifier (IFV) 形式验证是全方位断言式验证（ABV）流程的集成。描述的模块期望的功能来验证RTL代码, 用算法遍历所有可能的组合以及时序情况来查看预期的功能与RTL代码的正确性。在每一次流程的开始，当设计人员撰写RTL和的时候，就可以进行形式分析，这一过程通常在搭建的测试平台之前就了。这样可以在整个设计周期内更早发现功能解决，而且降低了成本。此外，采用形式分析方法，还可以尽早发现那些在传统流程中往往被忽略的边缘，减少了重新开发的。断言式验证Encounter (TM)Conformal Constraint Designer (CCD) 开发和管理时序约束最完整和有效的途径，保证了它们从RTL到版图的过程中功能上正确。通过产生更高品质的时序约束，它也使设计师减少了全部设计周期时间、并显著提高了复杂SoC设计中的芯片质量。 约束文件质量检查 提供标准的流程和模板对设计师编写的约束文件进行全面检查，确保约束条件的正确和合理。把和时钟、输入输出、异常或其他因素相关的约束文件错误进行分类。同时把约束文件错误注释到约束文件源文件，并通过直观的图形用户界面提供充分的分析。 层次化约束检查 IP模块设计师通常独立写编写约束文件。当系统或FPGA集成工程师合成时可能发现这些约束在时钟定义、输入/输出延迟参数设置、异常等方面存在冲突。 CCD 可以通过层次化约束检查在设计周期开始时就探测到这些错误。它能在设计的不同层级检查约束文件——芯片级约束文件 vs.模块级约束文件，并查明与时钟、输入/输出延迟和异常相关的冲突、重叠等问题。另外，它还把错误注释加到约束文件、设计源文件或图表中。 通过CCD可以大幅度提高数字信号处理IP的可重用性，提高系统的设计效率和设计质量。 FPGA综合 Prmier 目前厂商自带的综合工具及其它厂家的综合工具对大规模的逻辑综合还不能很好的满足要求。Synplify Premier沿用数十年开发出来的B.E.S.T算法可以很好的解决这个问题，用最小的逻辑资源满足设计人员需求，FPGA供应商如Xilinx，Altera，Actel也建议自己的工程师及客户选择该工具进行项目的综合。 Premier 区别于传统的逻辑综合技术，在综合的同时完成了整体的布局，并进行预布线操作，这样输出的网标带有布局信息，到后续vendor的工具中完成布线即可，大大提升了逻辑的性能，用最小的逻辑资源跑最快的速度。通过下图可以清晰看见布局的重要性，不一定最短的距离在FPGA中的速度就最快。 采用Premier可以比厂商自带的综合工具速度快3-5倍，综合出的FPGA性能可提高10%-30%。 FPGA 调试 Identify Identi