LJH第章时序逻辑电路new教学课程.pptVIP

双向移位寄存器: 74LS194 一、同步计数器 同步二进制计数器 ①4位二进制加法计数器 驱动方程： ②4位二进制减法计数器 ③同步加/减计数器 a.单时钟方式 加/减脉冲用同一输入端， 由加/减控制线的高低电平决定加/减 器件实例：74LS191（用T触发器） b.双时钟方式 器件实例：74LS193（采用T’触发器，即T=1） ①同步十进制加法计数器 基本原理：当计到1001时，在下一个CLK下降沿，电路状态回到0000。 器件实例：74160 ②10进制减法计数器 基本原理：对4位二进制减法计数器进行修改，在0000时减“1”后跳变为1001就行了。 ③十进制可逆计数器 1. N M 原理：计数循环过程中设法跳过N－M个状态。 具体方法：置零法 置数法 例6.3.2 ：将十进制的74160接成六进制计数器 置数法 (a)置入0000 (b)置入1001 当MN时，需用多片N进制计数器组合实现 串行进位方式、并行进位方式、 整体置零方式、整体置数方式 若M可分解为M=N1×N2(N1、N2均小于N），可采用连接方式有： 若M为大于N的素数，不可分解，则其连接方式只有： 整体置零方式、整体置数方式 串行进位方式：以低位片的进位信号作为高位片的时钟输入信号。 并行进位方式：用同一个CLK，以低位片的进位信号作为高位片的工作状态控制信号。（如74160的EP和ET） 例6.3.3 用两片同步十进制计数器接成百进制计数器. 解： ①并行进位方式 ②串行进位方式 整体置零方式：首先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器，然后在计数器记为M状态时使RD′=0，将两片计数器同时置零。 整体置数方式：首先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器，然后在某一状态下使LD′=0，将两片计数器同时置数成适当的状态，获得M进制计数器。 例6.3.4 用两片74LS160接成二十九进制计数器. 解： ①整体置零方式（异步） 1 0 0 0 0 0 1 1 0 ②整体置数方式（同步） 1 0 0 0 0 0 1 0 0 置入0000 改进电路 清0法：信号作用时间短（缺点） 图6.3.35 300页 图6.3.33 10ns =0.5TCLK 改进 进位信号设计原则：计满时，进位信号能给出上升或下降沿！ 图6.3.33 1 2 3 4 5 6 进位信号 进位信号设计原则：计满时，进位信号能给出上升或下降沿！ 302页 图6.3.36 (a) 1 2 3 4 5 6 进位信号 总结：直接以LD’或RD’作为进位信号即可！ 四、移位寄存器型计数器 1、环形计数器 结构特点: D0=Q3 CLK 状态转换图: 构成四进制计数器,不能自启动. CLK 能自启动的环形计数器: 状态转换图： n位移位寄存器构成的环形计数器只有n个 有效状态，有2n-n个无效状态。 2、扭环形计数器 结构特点: 状态转换图： 能自启动的扭环形计数器: 状态转换图： n位移位寄存器构成的扭环形计数器有 2n个有效状态，有2n-2n个无效状态。 6.4 时序逻辑电路的设计方法 根据设计要求 画原始状态图 最简状态图 画电路图 检查电路能否自启动 1 2 4 6 选触发器，求时钟、输出、状态、驱动方程 5 状态分配 3 化简 设计步骤: 确定输入、输出变量及状态数M 2n-1M≤2n 若计数脉冲频率为f0，则Q0、Q1、Q2、Q3端输出脉冲的频率依次为f0的1/2、1/4、1/8、1/16。因此又称为分频器。 时序图 3 4 分频应用：电子手表就是对32768Hz进行215分频得到1Hz信号,然后进行计数实现计时的。 器件实例： 74LS161集成同步4位二进制加法计数器 同步预置数控制端 数据输入端 异步清零端 工作状态控制端 (a)引脚排列图 进位输出 74LS161 仿真：异步清零操作 RD’=0 仿真：同步置数操作 LD’=0 4位同步二进制计数器74161功能表 74161具有异步清零和同步置数功能. 计数 1 1 1 1 保持（C=0） 0 X 1 1 X 保持（包括C） 1 0 1 1 X 预置数（同步） X X 0 1 清 0（异步） X X X 0 X 工作状态 原理: 依据多位二进制加法运算规则。 末位减1时，末位状态必翻转；对于高位，若第i位以下皆为0时，则第i位应翻转。 驱动方程： 4位二进制减法计数器状态转换图 加/减 计数器 加/减控制信号 计数结果 加/减 计数器 计数结果 两种解决方案 CLK CLK1 CLK2 减计数 1 加计数 0 工作