QuartusII实验报告4.docVIP

CPLD/FPGA设计实验报告 实验名称： 时序电路设计基础 实验目的： 掌握Quartus II 软件的基本使用方法，完成基本时序电路设计 实验内容： 实验一　　译码器 创建工程 工程名称： tt138_cas 顶层实体文件名：tt138_cas 器件： EP1C3T100C7 （要求：Cyclone系列任意器件） 创建文件 创建Verilog HDL文件，用always实现一个3——8译码器。 module tt138_cas(a,y,g1,g2a,g2b); input[2:0] a; input g1,g2a,g2b; output reg [7:0] y; always @ (a,y,g1,g2a,g2b) begin if(g1 ~g2a ~g2b) begin case(a) 3b000:y=8B1111_1110; 3b001:y=8B1111_1101; 3b010:y=8B1111_1011; 3b011:y=8B1111_0111; 3b100:y=8B1110_1111; 3b101:y=8B1101_1111; 3b110:y=8B1011_1111; 3b111:y=8B0111_1111; default:y=8b1111_1111; endcase end else y=8b1111_1111; end endmodule 三、编译工程 报告中下列数据是多少 total logic elements 仿真电路 创建VWF文件 设定“End Time”为20us 在VWF文件中添加Node OR Bus 编辑波形 仿真 画出仿真结果 实验二　　译码器 创建工程 工程名称：tt138_assig 顶层实体文件名：tt138_assig 器件： EP1C3T100C7 （要求：Cyclone系列任意器件） 创建文件 创建Verilog HDL文件，用assign语句实现一个3——8译码器。 module tt138_assig(a,y,g1,g2a,g2b); input[2:0] a; input g1,g2a,g2b; output [7:0] y; assign y=(g1 !g2a !g2b)? ~(1b1a):8b1111_1111; endmodule 编译工程 报告中下列数据是多少 total logic elements total pins 仿真电路 创建VWF文件 设定“End Time”为20us 在VWF文件中添加Node OR Bus 编辑波形 仿真 画出仿真结果 实验三　　计数器 一、创建工程 工程名称：count_99 顶层实体文件名：count_99 器件： EP1C3T100C7 （要求：Cyclone系列任意器件） 二、创建文件 创建Verilog HDL文件，实现0~99的BCD码计数器。 module count_99(cout,qout,reset,clk); input reset,clk; output reg[7:0] qout; output cout; always@(posedge clk) begin if(reset) qout=0; else if (qout99) qout=qout+1; else qout=0; end assign cout=(qout==99)?1:0; endmodule 编译工程 报告中下列数据是多少 total logic elements total pins 仿真电路 1创建VWF文件 2设定“End Time”为20us 3在VWF文件中添加Node OR Bus 4编辑波形 5仿真 6画出仿真结果 - 1 - 装 订 线