Verilog数字系统设计详细笔记详细分解.docVIP

Verilog数字系统设计 概述： Verilog HDL 是一种硬件描述语言，用于数字电子系统设计。 Verilog 适合系统级（system），算法级（alogrithem），寄存器传输级（RTL），逻辑级（logic），门级（gate），电路开关级（switch）设计，而SystemVerilog 是Verilog语言的一种拓展和延伸，更适用于可重用的可综合IP和可重用的验证用IP设计，以及特大型（千万门级以上）基于IP的系统级设计和验证。 Verilog的设计流程： 自顶向下的设计 搜索 知识产权核（IP） 软核：功能经过验证的，可综合的，实现后电路结构总门数超过5000门的VerilogHDl模型 （很重要） 固核：在FPGA器件上实现的，经验证是正确的，总门数在5000门以上的电路结构编码文件 硬核：在某一种专用集成电路工艺（ASIC）的器件上实现的，经验证是正确的，总门数在5000门以上的电路结构版图掩膜。 系统级，算法级，RTL级属于行为级 门级和开关级属于结构级 描述测试信号的变化和测试过程的模块叫做测试平台（testbench） 基本语法： 模块结构的组成： 一部分描述接口，一部分描述逻辑功能 模块的端口： 模块的端口表示的是模块的输入和输出名 在模块被引用时，通常有两种方法 flop flop_d(d1,clk,clrb,q,qn); flop flo