数电实验思考题答案.docVIP

实验一 TTL逻辑门电路 和组合逻辑电路 Y4具有何种逻辑功能？ 答：为异或门。 在实际应用中若用74LS20来实现Y=时，多余的输入端应接高电平还是低电平？ 答：多余的输入端应接高电平 在全加器电路中，当Ai=0，Si*=1，Ci=1时Ci-1=？ 答：Ci-1=1 实验二 组合逻辑电路的设计 通过实验你觉得用小规模集成电路和中规模集成电路来设计组合逻辑电路哪个更方便些？ 答：中规模集成电路来设计组合逻辑电路更方便。 能否以一片74LS151为核心来设计全加器？ 答：不能以一片74LS151为核心来设计全加器。 以74LS138和门电路来设计全减器，选用TTL或CMOS门电路那种更合适？ 答：选用TTL门电路。 实验三 触发器的逻辑功能测试及移位寄存器 1．在图3-1中经过一个CP脉冲后，JK触发器为何种状态？ 答：JK触发器为“1”态。 2．用74LS76的JK触发器转换成的D触发器与74LS74的 D触发器在工作中有什么不同之处？ 图3-1 答：前者在时钟脉冲后沿触发翻转，后者在时钟脉冲前沿触发翻转。 3．移位寄存器如果采用串行输出方式应从哪里输出？需送几个脉冲才能把“1101”取出？ 答：移位寄存器如果采用串行输出方式应从Q3输出。需送八个脉冲才能把“1101” 取出。 实验四 计数器（1） 1．将图4-1作什么样的改变，即可构成四位异步二进制减法计数器？ 答： 将低位触发器的输出端Q接到高位触发器的时钟输入端即可。 2．图4-2中由JK触发器构成的计数器是几进制计数器？ 答： 三进制计数器。 3．以74LS74为核心构成九进制计数器，至少要用几片74LS74？ 答：至少要用两片74LS74集成片。实验五 计数器（2） 异步置零和同步置零的区别在哪里？ 答：所谓异步置零即当置零信号一到计数器立即置零。若置零信号到还需经一个时钟脉冲后计数器才能置零即为同步置零。 用置数法构成七进制计数器时，若要用74161的进位输出端作为七进制计数器的进位端，则电路设计时必须包含哪一个状态？ 答：必须包含“1111”这个状态 本实验的时钟触发方式是前沿触发还是后沿触发？ 答：74161的时钟触发方式是前沿触发，7490的时钟触发方式是后沿触发。 实验六 555集成电路的应用 1. 按实验线路所组成的555多谐振荡器，在其输出方波信号的一个周期内，高电平时间持续时间和低电平肯定不同。那个时间长？为什么？ 答：高电平时间长。原因：充放电回路不同。 2．实验中的555单稳态触发器，触发信号是正脉冲还是负脉冲？它是否属于可重复触发的单稳？即在其进入暂态以后，如果再施与触发信号，是否受后来的触发信号影响，重新开始一次暂态过程？ 答：负脉冲。不可重复触发。 用555组成的施密特触发器，从逻辑功能上讲，相当于什么门？ 答：非门。