数字电子技术课程设计报告基于FPGA的四位智能抢答器分析.docVIP

数字电子技术课程设计报告--基于 FPGA的四位智能抢答器 专业：xxx 班级：xxx 姓名：xxx 学号：xxx 设计任务及要求 基于EDA/SOPC系统开发平台，运用QuartusⅡ可编程逻辑器件开发软件，设计一个4位智能抢答器。要求如下： 可以同时供4名选手抢答，其编号分别为1、2、3、4，各用抢答按键S1、S2、S3、S4，按键编号与选手编号对应。主持人设置有一个开始按键S5，一个清零按键S6，用于控制抢答的开始和系统的清零； 抢答器具有定时抢答的功能，一次抢答的时间为10秒。当主持人启动“开始”按键后，用4 位LED 数码管左边两位显示10s 的倒计时； 抢答器具有数据锁存和显示的功能，抢答开始后，如果有选手按动按键，其编号立即锁存并显示在数码管上（显示在右边的两个数码管上），同时封锁输入电路，禁止其他选手抢答；优先选手的编号一直保持到主持人将系统清零为止； 参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示抢答时刻的时间（左边两个数码管上）和参赛选手的编号（显示在右边的两个数码管上），并保持到主持人将系统清零为止；如果定时抢答的时间已到而没有选手抢答，本次抢答无效，封锁输入电路，禁止抢答，定时器显示“00”并闪烁，闪烁频率为0.5HZ；一直保持到主持人将系统清零为止； 在主持人未按下开始按键时，如果有人抢答则犯规，在显示器上右边两位闪烁犯规选手的编