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《数字电子技术》课程设计报告 题目： 数字钟电路 班级： 电气1107班 学生姓名： 李浩 吴波 学号： 11291217 指导老师： 叶晶晶 日期： 2013-7-4 目录 一、设计任务与要求……………………………………………………………2 二、方案的选择系统工作原理系统数字钟实际上是由一个对标准频率（1HZ）进行计数的计数电路为主要部分构成的。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。。电路来构成数字钟的标准时间基准信号。数字钟的组成框图如下图所示 数字钟计时周期是24，因此必须设置24计数器，秒、分、时由七段数码管显示。为使数字钟走时与标准时间一致，校时电路是必不可少的。设计中采用开关控制校时直接用秒脉冲先后对“时”“分”“秒”计数器进行校时操作。 2、数字钟的构成数字钟的构成：、计数器、译码器、ＬＥＤ数码管显示器等几部分数字钟的时、分、秒实际上就是由一个24进制计数器（00-23），两个60进制计数器（00-59）级联构成。设计数字钟实际上就是计数器的级联（）芯片选型由于24进制、60进制计数器均由集成计数器级联构成，且都包含有基本的十进制计数器，从设计简便考虑，芯片选择同步十进制计数器74LS160。集成块七段译码器/驱动器集成块集成块。 引脚图集成块 74LS48的引脚排列74ls48真值表集成块 74LS160外引线排列图 4、74LS00集成块 四、系统功能的实现 1、74LS48与七段数码管构成74LS160构成秒、分的六十进制计数器数字钟的“秒”、“分”信号产生电路都是由六十进制计数器构成，“时”信号产生电路为二十四进制计数器。它们都可以用两个“可予制四位二进制异步清除”计数器来实现。利用74LS16芯片的预置数功能，也可以构成不同进制的计数器。因为一片74LS16内含有一个四位二进制异步清除计数器，因此需用两片74LS16就可以构成六十进制计数器了。集成电路74LS16芯片的电路其中（如图3）CP为时钟脉冲输入端，D0、D1、D2、D3为预置数输入端，??为置数控制端，??为异步复位端，二者均为低电平有效；Q0、Q1、Q2、Q3为计数器的输出端。? 74LS160管脚排列图a：计数功能：?当?=?=CTP=CTT=1，CP=CP↑时，实现计数功能。?b：同步并行置数功能：?当?=1时，预置控制端?=0，并且?CP=CP↑时，Q3Q2Q1Q0=?D3D2D1D0，实现同步预置数功能。?c：保持功能：?当?=?=1且CTP?CTT=0时，输出Q3Q2Q1Q0保持不变。?d：异步清零功能：?当复位端?=0时，输出Q3Q2Q1Q0全为零，实现异步清零功能（又称复位功能）。?秒个位计数器LS160被接成十进制计数器，其置数输入端A、B、C、D（3脚4脚5脚6脚）接低电平，LD、E、E（9脚10脚7脚）接高电平，秒脉冲由CP（2脚）端输入。计数器的输出端QA、QB、QC、QD（14脚13脚12脚11脚）接译码电路的输入端。当秒脉冲输入时，电路状态按二进制自然序列依次递增1，QA、QB、QC、QD输出为0000、0001、0010、0011、0100、0101、0110、0111、1000、1001，当输出为1010也就是10时，QA、QC输出都为1，经过一个与非门后一路经反相后送入或非门的一个输入端，输出送往计数器的清零端RD使秒计数器清零，另一路经反相后作为进位脉冲送入秒十位计数器的脉冲输入端。?秒十位计数器?在这里74LS16被接成六进制计数器，接法与秒个位计数器相同，秒个位计数器送来的进位脉冲送入秒使位计数器的脉冲输入端，使其按二进制自然序依次递增1，QA、QB、QC、QD端输出为0000、0001、0010、0011、0100、0101，当输出为0110也就是6时，QB、QC输出为1，QA、QD输出为0，QB、QC经过一个与非门后一路先送往秒十位计数器的清零端，然后取反接或非门的另一个输入端后送入秒个位计数器的清零端，将整个秒计数器清零，另一路经反相后作为进位脉冲送入分个位计数器的脉冲输入端。?分计数器的连接方法与秒计数器相同，分计数器向时计数器送进位脉冲。秒、分的六十进制计数器的构成如图所示：?74LS160构成小时的二十四进制计数器?二十四进制计数器，也是用两个74LS16集成块来实现的，方法与二十四进制计数器大同小异，但其要求个位是十进制，状态变化在0000～1001间循环，十位是二进制，状态变化在0000～0010间循环，显示为0~23时。?由分计数器送来的进位脉冲送