哈工大数电大作业一.docVIP

Harbin Institute of Technology 数电大作业一 院 系： 航天学院 自动化 班 级： 设 计 者： 学 号： 指导教师： 状态转换 题目描述 利用Verilog HDL设计一个电路，对输入的一串二进制数，检测序列中连续3个或者3个以上的1，状态转换如图所示。 设计要求 编写源程序； 给出仿真电路图、状态转换图和仿真波形图。 题目分析 根据PPT中给出的状态转换表，可知该状态机共有四种状，state0=2b00,state1=2b01,state2=2b10,state3=2b11。每种状态之间的转换关系如一中转换图所示。在default中把状态归为state0。可以采用Mealy型状态机。 程序代码 module FSM(clk,clr,out,in); input clk,clr,in; output out; reg out; reg[1:0] state,next_state; parameter state0=2b00,state1=2b01, //四种状态 state2=2b10,state3=2b