2 DSP硬件结构.ppt

1.DSP的硬件结构 Von Neumann结构与Harvard结构 Harvard结构 2.流水线操作（pipeline operation） 3.独立的硬件乘法器 4.独立的DMA总线和控制器 5.CPU TMS320C2xx的CPU（部分） TMS320C2xx的CPU（部分） 移位 溢出 6.数据地址发生器（DAG） Central Processing Unit（CPU）总结 TMS320C2xx的片内存储器及总线 7.外设（peripherals） TMS320C54x? 系列，定点高性能、低功耗 DSP 8.定点DSP与浮点DSP 9.多处理器接口 10.DSP的发展方向 高性能静态 CMOS 技术 - 25ns 指令周期 (40 MHz) - 40MIPS性能指标 - 低电压设计：3.3V 片上存储器 - 最高 32K字 Flash EEPROM(分4部分)或ROM - 最高 2.5 K 字的数据/程序存储器 RAM -544 字双口RAM（ Dual-Access RAM） -多达 2K字的单口RAM（ Single –Access RAM） - 片上Flash/ROM程序可加密 外部存储器接口（LF2407A) -可扩展总共192K 字：64K字程序存储器空间, 64K字数据存储器空间, 64K字I/O寻址空间 看门狗定时器模块 10位精度AD转换器 -8或16多路复用输入通道 -375ns或500ns最小转换时间 -可由两个EV来顺序触发两个8通道的ADC 2.1.1 输入定标移位器 该移位器将来自程序存储器或数据存储器的16位数据调整为32位数据送到中央逻辑单元CALU。可进行0-15位左移及进行符号扩展。 16x16的硬件乘法器，可在单个机器周期内产生一个32位乘积结果的有符号或无符号数。乘法器两个输入，一个来自16位的临时寄存器（TREG），另一个通过数据读总线（DRDB）来自数据存储器，或通过程序读总线（PRDB）来自程序存储器。两个输入值相乘后，乘积结果存放在32位乘积寄存器（PREG）中。 4种移位方式，0，1，4，-6(右移6位) 。 ARAU的主要功能是在CALU操作的同时执行8个辅助寄存器（AR7至AR0）上的算术运算。提供强大且灵活的间接寻址能力， 下图为ARAU和相关逻辑： 增强哈佛结构 TSM320LF240x系列DSP的地址映象被组织为3个可独立选择的空间： 程序存储器（64K字） 数据存储器（64K字） 输入/输出 （64K字） Temporary Register 临时寄存器 TREG Stack 堆栈 STACK Product-scaling shifter 乘积定标移位器器 PSCALE Product register 乘积寄存器 PREG Program controller 程序控制器 PCTRL Program counter 程序计数器 PC Program address register程序地址寄存器 PAR Output data-scaling shifter 输出数据定标移位器 OSCALE 名称 符号 表2.1 CPU内部功能模块图符号说明（续 P18） 第二章 TMS320LF240xDSP内部资源介绍 CPU的输入定标器、中央算术逻辑单元和乘法单元的功能模块 P20 第二章 TMS320LF240xDSP内部资源介绍 2.1.2 乘法器 第二章 TMS320LF240xDSP内部资源介绍 TMS320LF240x的硬件乘法器 P20部分 1. 中央算术逻辑单元（CALU）:实现算术和逻辑运算功能，大多数功能都只需1个时钟周期。这些运算功能包括：16位加、16位减、布尔运算、位测试以及移位和循环功能。 2. 累加器（ACC）:当CALU中的运算完成，其结果就被送之累加器，在累加器中执行单一的移位或循环操作。 3. 输出数据定标移位器:输出数据定标移位器存储指令中指定的位数将累加器输出的内容左移0-7位，然后用SACH或SACL指令将移位器的高位字或低位字存至数据存储器中。此过程中，累加器的内容保持不变。 2.1.3 中央算术逻辑部分 第二章 TMS320LF240xDSP内部资源介绍 TMS320LF240x的中央算术逻辑单元（CALU） P20部分 2.1.4 辅助寄存器算术单元（ARAU） 第二章 TMS320LF240xDSP内部资源介绍 辅助寄存器算术单元（ARAU） P24 2.1.5 状态寄存器ST0和ST1 第二章 TMS320LF240xDSP内部资源介绍 DSP有两个状态寄存器ST0和ST1，两个寄存器的内容可以保存到数据存储器或从数据存储器读出到ST0或ST1 第二章