实验3并入串出寄存器设计.docVIP

实验五 并入串出寄存器设计 实验目的 学习移位寄存器的VHDL设计方法。 设计描述及方法 1. 设计电路的接口描述 说明：图中虚线内为设计内容，虚线外是外部检测和显示的硬件电路。主要引脚有： datain[7..0] 是八位数据输入端，并行输入； clk 脉冲输入端，数据的移位由该引脚触发； load 是读入数据控制端； dataout 一位数据的输出端。 2. 真值表 clk load datain[7..0] dataout 1 q7,q6,q5,q4,q3,q2,q1,q0 x 0 q7,q6,q5,q4,q3,q2,q1,q0 q7,q6,q5,q4,q3,q2,q1,q0 3. 电路设计方法 在过程中定义和使用八位矢量信号（signal）。 设计步骤 完成双向含异步清0和同步时钟使能的4位加法器的VHDL描述，并对其进行波形仿真，确定结果正确。 硬件验证 选做 1. 并入串出寄存器选择实验电路结构4进行硬件验证。 在该实验电路结构中，可以用键8（PIO8）表示控制键load；用键7（PIO9）表示clk；用键1（PIO3~ PIO0）、键2（PIO7~ PIO4）分别表示低四位、高四位共八位数据的输入，并在数码管上显示出来；数据输出端口dataout锁定PIO10，可以通过发光二极管的滚动观察数据位的移动。 2. 查阅系统引脚对照表，完成引脚锁定。