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3D封装技术解决芯片封装日益缩小的挑战 3D封装技术解决芯片封装日益缩小的挑战+ F. b4 I( f4 e r单个封装中能包含多少内容？随着消费电子设计降低到45纳米甚至32纳米节点，为了在封装之内硬塞进更多功能，芯片制造商被推到了极限，此外，我们不能忘记更加棘手的互连问题。; y1 L??}4 z7 n* y 合理的方法是采用Z方向封装，或者说3D芯片封装。同时，芯片制造商试图采用先进的、经验证可靠的引线键合技术来满足消费者需求，同时瞄准采用硅通孔(through-silicon via，TSV)技术的倒装焊接和晶圆键合。7 |/ E) } Q1 B许多公司都在寻求密度更高的3D芯片封装。Amkor、IBM、IMEC、Intel、Qimonda AG、Samsung, STATS ChipPAC、Tessera、德州仪器、Tezzaron、Xanoptix、Ziptronix以及ZyCube都在研究3D芯片封装。有些公司还在尝试TSV技术3D芯片。; {2 w2 R B- g* ], n: m 例如，先进半导体组装和测试服务提供商Amkor技术公司，以及位于比利时的非赢利性的纳米电子和纳米技术研究中心IMEC，达成了一个为期两年的合作协议，开发成本效益高的3D集成技术，此技术将基于晶圆级处理技术。- l5 o! F Q5 t/ ^. I+ P 市场研究公司Yolé Dévelopment预测许多2D和3D技术将依所需要的封装密度而共存。该公司同时预计TSV技术将主宰未来的高密度封装。据该公司称，TSV技术首先将会用于封装存储器，紧接着会增加逻辑器件，然后是采用ASIC和片上系统(SoC)芯片形式的控制器件。9 m/ F( `- C0 a! I T% n随着芯片、晶圆和封装水平的提高，层叠技术继续受到欢迎。两种最热门的封装趋势是叠层封(PoP)和多芯片封装(MCP)方法。低产率芯片似乎倾向于PoP，而高密度和高性能的芯片则倾向于MCP。另一个扩展方面是以系统级封装(SiP)技术为主，其中逻辑器件和存储器件都以各自的工艺制造，然后在一个SiP封装内结合在一起。/ ^??X9 c: w??X$ i1 K/ ?/ I存储器技术很可能是首个在生产基础上完全使用TSV的技术。三星电子有限公司已经制造出采用晶圆级封装(WSP)TSV的全DRAM叠层式存储器封装，位于铝衬底内以避免因重新分层造成性能下降。. @ W D$ M7 z3 z1 W4 F! k- v7 @晶圆级处理的叠层式封装包括用于2G位高密度存储器的4个512M位双倍速率(DDR2)DRAM芯片。这些DRAM堆叠起来，与TSV互联，构成4G字节双列直插式存储器模块(DIMM)。8 S+ |0 m# |% B2 P??J与引线键合技术相比，这种专利技术可形成激光切割的微米级的孔，与硅基底垂直，将存储器电路直接与铜填充材料相连。一种专利晶圆薄化技术有助于消除薄型封装内弯曲的芯片。同时，Tezzaron公司推出的FaStack晶圆叠层技术，使WSP甚至得到更进一步的发展，此技术可以实现在一个薄的3D封装内将传感器、信号调理、存储器以及处理器芯片叠层放置(图1)。 E( O9 A, T! H2 |) C d* i 1 x, R+ J A% w$ f v L甚至印刷电路板(PCB)技术也是3D的了。松下电子的微细集成加工技术(MIPTEC)可以采用密脚距激光成图技术在注塑成型的衬底上实现3D PCB。松下称采用MIPTEC，可以开发需要灵活性、小型化以及光学特性、电子特性及热特性的任何数量的器件。R$ Y; V J+ v8 z } J所有3D封装面临的共同难题是构建正确的互连技术。Ziptronix的高效直接键合互连(DBI)技术可以以裸片-晶圆或晶圆-晶圆的形式实现。此技术支持小于10μm互连间距，典型互连宽度为2μm，对准精度为1μm。1 R, V??I$ f??S5 s( aSematech是一个芯片制造联盟，Sematech认为互连难题十分关键。该联盟将其3D互连项目的会员资格向供应商、芯片制造商、装配和封装公司以及其他参与者开放。该项目开始于2006年，已经被设计为半导体国际技术发展蓝图(ITRS)。TSV代表了此项目的一个焦点领域。! T, l3 X7 n; w: ^4 Z `% u- [ `% j2 q f淘汰引线键合？% C1 w# }+ b3 W 许多封装专家认为TSV是互连技术的下一阶段。实际上，TSV可以很好取代引线键合。引线键合是一种利用现有设备可以容易实现的成熟技术，不过，IC裸片之间的路径长度并不需要最短。( m7 s# {. H5 i# Q$ b此外，引线键合要求裸片边缘具有键合盘, 这样就会将连接数量限制到边缘长度除以引线