西工大FPGA大作业实验一.docVIP

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  • 2016-07-01 发布于贵州
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西工大FPGA大作业实验一

西北工业大学 《实验一》 学 院: 学  号: 姓  名: 专 业: 实验时间: 实验地点: 指导教师: 西北工业大学 201 4 年 11 月 一、实验目的及要求 (1)学习和掌握高速计算逻辑状态机的控制基本方法; (2)了解计算逻辑与存储器与AD模块的接口设计技术基础; (3)进一步掌握逻辑总线在模块设计中的应用和控制; (4)熟悉用工程概念来编写较完整的测试模块,做到接近真实的完整测试。 二、实验设备(环境)及要求 预装了开发工具ModelSimSE、synplify的PC机 三、实验内容与步骤 注:包含总体设计框图及详细说明、子模块设计框图和设计流程图等。 不要源代码! 实验内容:本次实验采用Verilog HDL语言设计一个可综合的数据比较器,其功能是比较数据a与数据b的结果,如果两个数据相同,则输出结果1,否则给出结果0;并写出测试模型,使其进行比较全面的测试。 设计框图:(老师我好像一开始没有理解正确,直接只弄了一个

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