专用集成电路教学课件第五章.ppt

5.2 二进制乘法器（Multiplier） 5.2.2 数字乘法器的电路结构 线性阵列（Linear Array）数字乘法器 5.2 二进制乘法器（Multiplier） 5.2.2 数字乘法器的电路结构 并行数字乘法器 ——并行数字乘法器完全采用组合逻辑电路，其工作过程与上面所述的乘法运算步骤相类似，即：通过部分积产生电路同时产生所有的部分积，运用某种运算策略，将所有的部分积最终合并（化减）成部分积和（Sum）与部分积进位（Carry）两部分，然后将这两部分通过多位并行加法器相加得到最终的结果。根据部分积化简策略的不同，并行数字乘法器具有不同的电路结构形式。 5.2 二进制乘法器（Multiplier） 5.2. 2 数字乘法器的电路结构 部分积的产生 ①产生部分积的简单方法 ——乘法运算中的第一步就是以一定的算法产生部分积。最为简单产生部分积的方法可以用下面的点图及例子说明： 乘数（低 高） 被乘数 5.2 二进制乘法器（Multiplier） 5.2.2 数字乘法器的电路结构 部分积的产生 ?部分积的产生——实例 ?? 5.2 二进制乘法器（Multiplier） 5.2.2 数字乘法器的电路结构 部分积的产生 ?部分积的产生电路 5.2 二进制乘法器（Multiplier） 5.2.2 数字乘法器的电路结构 部分积的产生 ?使用该方法的特点 由此方法产生部分积与手工计算完全一致，用于生成部分积的电路非常简单，如图上所示。但该方法的缺点是显而易见的，即：对于任意一位的乘数，都要产生相应的部分积，若参与运算的操作数的位数为N，就要产生N个部分积。要将所有的部分积全部加起来需要使用数量很大（与部分积个数成正比）的加法器电路，而且部分积级数越多，其求和速度越慢。如果能够减少计算中生成部分积的个数，就能够有效地提高乘法的运算速度并降低电路规模。 5.2 二进制乘法器（Multiplier） 5.2.2 数字乘法器的电路结构 部分积的产生 ②采用加速Booth算法产生部分积 ?Booth算法产生部分积的基本思想 上面的方法中，对于乘数中的每一位，都要产生与其对应的部分积。而修正Booth算法按照乘数每2位的取值情况，一次求出对应于该2位的部分积，以此来减少部分积的个数。在运算中，每2位乘数有四种可能的组合，每种组合所对应的操作如下： ?00 —部分积相当于0?M，同时左移2位； ?01 —部分积相当于1?M，同时左移2位； ?10 —部分积相当于2?M（被乘数左移1位后即可获得）同时左移2位； ?11 —部分积相当于3?M，同时左移2位； 5.2 二进制乘法器（Multiplier） 5.2.2 数字乘法器的电路结构 部分积的产生 ②采用加速Booth算法产生部分积 ?Booth算法产生部分积时部分积的计算 2M的计算：采用将M算术左移1位的方法获得； 3M的计算：3?M的计算比较复杂，解决方法是用4?M－M来替代。通常的作法是本次运算中只执行－M操作，而＋4?M则归并到下一个部分积生成时执行。因为下一个部分积已经左移了2位，所以上次欠下的＋4?M在此刻变成了＋M（与移位后的部分积正好对齐）。同样也可以将－M归并至上一个部分积中运算，此时其变成－4?M； －M的计算：负数部分积用2的补码表示，具体做法是将相应正数值各个位分别求反，并在最低位加1后得到； 5.2 二进制乘法器（Multiplier） 5.2.2 数字乘法器的电路结构 部分积的产生 ③部分积的求和与化简 ?部分积的求和 通常的做法：将部分积沿点图的纵向相加； 问题：需要使用多位加法器，存在进位延迟问题； 解决的办法：改变加法器进位端的连接方式，即采用保留进位加法器（Carry Save Adder—CSA，亦称为3-2计数器），用所谓“斜加”的方式将进位信号推迟到后一级中相对应的较高位上去相加。 图：CSA电路 5.3 桶型移位器（Barrel Shifter） 电路说明： 上图所示是一个8-bit输入左移7-bit桶形移位器的电路，从上至下每一级的移位位数分别是4，2和1。由shmat线上的状态控制移位的位数。 5.4 可编程逻辑器件 ——可编程逻辑器件PLD（Programmable Logic Device）作为通用器件进行生产，包括其灵活可变的连线层。该连线层的连接方式可以由使用者通过特殊手段进行编程来自行设定，而连接方式就决定了该PLD器件的逻辑功能。 5.4.1可编程逻辑器件的基