CPLDFPG原理及应用课程上级实验报告五.docVIP

《CPLD/FPGA原理及应用 实验名称 101100序列检测器设计 实验时间 实验地点 计算机房 实 验 人 姓 名 陈凯文 合 作 者 无 学 号 20101185066 实验小组 第 组 实验性质 □验证性 □设计性 □综合性 □ 应用性 实验成绩： 评阅教师签名： 一．实验要求 1）设计一个101100序列检测器 2）用verilog编写程序并仿真 3）用modelsim仿真观察波形验证程序 二．实验内容 Mealy型状态图 模块生成电路图 生成状态图 Mealy型测试代码如下： `timescale 1ns/1ns module fsml_tp; reg clk=1,clr,x; wire z; reg[2:0] m,n; parameter CYCLE=100; always #(CYCLE/2) clk=~clk; initial begin clr=0;x=1; #100 clr=1;x=1; #100 clr=0;x=1; #100 clr=0;x=0; #100 clr=0;x=1; #100 clr=0;x=1; #100 clr=0;x=0; #100 clr=0;x=0; #100 clr=0;x=1; #100 clr=0;x=1; #100 clr=0;x=0; #100 clr=0;x=1; #100 clr=0;x=1; #100 clr=0;x=0; #100 clr=0;x=1; #100 clr=0;x=1; #100 clr=0;x=0; #100 clr=0;x=0; #100 clr=0;x=1; #100 clr=0;x=1; #100 clr=0;x=1; #100 clr=0;x=0; #100 clr=0;x=1; #100 clr=0;x=1; #100 clr=0;x=0; #100 clr=0;x=0; #100 clr=1;x=0; #100 clr=0;x=1; #100 clr=0;x=0; #100 clr=0;x=0; #100 clr=0;x=1; #100 clr=0;x=1; #100 clr=0;x=1; #100 clr=0;x=0; #100 clr=0;x=1; #100 clr=0;x=1; #100 clr=0;x=0; #100 clr=0;x=0; #100 clr=1;x=0; end fsml u1(clk,clr,x,z); initial $monitor($time,,,%d%d%d%d,clk,clr,x,z); endmodule module fsml (clk,clr,x,z); input clk,clr,x; output reg z; reg[2:0] m,n; parameter m0=0,m1=1,m2=2,m3=3,m4=4,m5=5,m6=6; always @(posedge clk or posedge clr) begin if(clr) m=m0; else m=n; end always @(m or x) begin case(m) m0:begin if(x) begin n=m1;z=0; end else begin n=m0;z=0; end end m1:begin if(x) begin n=m1;z=0; end else begin n=m2;z=0; end end m2:begin if(x) begin n=m3;z=0; end else begin n=m0;z=0; end end m3:begin if(x) begi