首师大计组VHL单周期CPU设计.docVIP

首师大计组VHDL单周期CPU设计 顶层文件： library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity CPU is port( --rw_address :out std_logic_vector(4 downto 0); --ra_address :out std_logic_vector(4 downto 0); --rb_address :out std_logic_vector(4 downto 0); --ra:out std_logic_vector(31 downto 0); --rb:out std_logic_vector(31 downto 0); --aluzero:out std_logic; --pc_address: out std_logic_vector(31 downto 0); clkzong: in std_logic; rst: in std_logic; --ALUout:out std_logic_vector(31 downto 0); DMdata:out std_logic_vector(31 downto 0); --RFwin:out std_logic_vector(31 downto 0); --ALUinB:out std_logic_vector(31 downto