8.1CMOS静态逻辑门电路.pptVIP

内容提要 CMOS静态逻辑门：CMOS与非门或非门、复合门的构成 CMOS门电路的速度（延迟） CMOS门电路的功耗 IC版图对应于线路 IC版图对应于线路 * * 半导体 集成电路 第8章 CMOS静态逻辑门电路 A Out V DD GND B CMOS静态组合逻辑门 1.CMOS与非门 C A B C=A·B 0 1 1 1 1 0 1 0 1 1 0 0 C A B p A C n p B n CMOS与非门动作原理-1 A = 0 B = 0 C = 1 VDD I VDD C = 1 p A C n p B n CMOS静态组合逻辑门 CMOS与非门动作原理-2 A = 0 B = 1 C = 1 VDD I VDD C = 1 CMOS静态组合逻辑门 p A C n p B n CMOS与非门动作原理-3 A = 1 B = 0 C = 1 VDD I VDD C = 1 CMOS静态组合逻辑门 p A C n p B n CMOS与非门动作原理-4 A = 1 B = 1 C = 0 VDD GND C = 0 I CMOS静态组合逻辑门 p A C n p B n VDD C = 1 A = 0 B = 0 VDD C = 1 A = 0 B = 1 VDD C = 1 A = 1 B = 0 VDD C = 0 A = 1 B = 1 I I I I C A B C=A·B CMOS静态组合逻辑门 2.CMOS或非门 C A B C=A+B 0 1 1 0 1 0 0 0 1 1 0 0 C A B CMOS静态组合逻辑门 n A C p n B p 或非门动作原理-1 A = 0 B = 0 C = 1 VDD I VDD C = 1 CMOS静态组合逻辑门 n A C p n B p 或非门动作原理-2 A = 0 B = 1 C = 0 VDD I GND C = 0 CMOS静态组合逻辑门 n A C p n B p 或非门动作原理-3 A = 1 B = 0 C = 0 VDD I GND C = 0 CMOS静态组合逻辑门 n A C p n B p 或非门动作原理-4 A = 1 B = 1 C = 0 VDD I GND C = 0 I CMOS静态组合逻辑门 n A C p n B p VDD C = 1 A = 0 B = 0 VDD C = 0 A = 0 B = 1 VDD C = 0 A = 1 B = 0 VDD C = 0 A = 1 B = 1 I I I I C A B C=A+B I CMOS静态组合逻辑门 基本CMOS逻辑门--1 反相器 A O O=A p n A O 两输入与非门 O=A·B A O B 两输入或非门 O=A+B A O B n A O p n B p 逻辑门的设计 O p A n p B n 基本CMOS逻辑门--2 三输入与非门 O=A·B·C A O B C A B C A B C O 三输入或非门 O=A+B+C O A B C A B C C B A O NMOS、PMOS互补： （并联《====》串联） NMOS? 输出为“0” PMOS? 输出为“1” 生成电路为负逻辑： NMOS串联PMOS并联组成AND,NMOS并联PMOS串联组成OR，加一反相器。 晶体管数为： 输入端 子数的两倍。 逻辑门的设计 复合逻辑门 O=A·B+C A O B C A B C O A B C O=A·B+C·D A O B C O A C B A D B D D C O= (A+B)·(C+D) A O B C D O A B C A C D D B 逻辑门的设计 西安理工大学 电子工程系 余宁梅 Exclusive OR 逻辑门 逻辑门的设计 2输入EOR（异或门） A B O A B O 0 0 0 0 1 1 1 0 1 1 1 0 O= A·B+A·B = A·B+A·B = (A·B)·(A·B) = (A+B)·(A+B) A O B A B O= (A+B)·(A+B) O A B A A A B B B B B A A 复合逻辑门 调整逻辑关系式，使得输出为负逻辑 逻辑关系为与时，NMOS串联、PMOS并联 逻辑关系为或时，NMOS并联、PM