EDA技术5并发代码例子概述.ppt

深圳大学信息工程学院;深圳大学信息工程学院;深圳大学信息工程学院;深圳大学信息工程学院;深圳大学信息工程学院;加法器; ENTITY full_adder IS PORT (a, b, cin: IN BIT; s, cout: OUT BIT); END full_adder; ARCHITECTURE dataflow OF full_adder IS BEGIN s=a XOR b XOR cin; cout=(a AND B) OR (a AND cin) OR (b AND cin); END dataflow;;;用一位全加器组成四位串行进位全加器;;; sA = A ; sB = B ; sCin = Cin ; sP(0) = sA(0) Xor sB(0); sG(0) = sA(0) And sB(0) ; sP(1) = sA(1) Xor sB(1); sG(1) = sA(1) And sB(1) ; sP(2) = sA(2) Xor sB(2); sG(2) = sA(2) And sB(2) ; sP(3) = sA(3) Xor sB(3); sG(3) = sA(3) And sB(3) ; sC(0) = sG(0) Or (sP(0) And sCin) ; sC(1) = sG(1) Or (sP(1) AND (sG(0) Or (sP(0) And sCin))); sC(2) = sG(2) Or (sP(2) AND (sG(1) Or (sP(1) AND (sG(0) Or (sP(0) And sCin))))); sC(3) = sG(3) Or (sP(3) AND (sG(2) Or (sP(2) AND (sG(1) Or (sP(1) AND (sG(0) Or (sP(0) And sCin))))))); sS(0) = sP(0) Xor sCin; sS(1) = sP(1) Xor sC(0); sS(2) = sP(2) Xor sC(1); sS(3) = sP(3) Xor sC(2) ; S = sS ; Cout = sC(3) ;;四位串行加法器仿真波形;深圳大学信息工程学院;深圳大学信息工程学院;Pipelined 加法器;分类： 并行乘法器 移位相加乘法器 查找表乘法器 加法树乘法器 ;;1）并行乘法器 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_arith.all; Entity mult is Port (x,y: in usigned (3 downto 0); product: out usigned (7 downto 0)); End mult; Architecture behavioral of mult is Begin product = x * y ; End behavioral;;*; 在不使用嵌入式硬件乘法器的情况下，移位相加乘法器相比于并行乘法器更节省资源，这随操作数位数的增加而越发明显。而其缺点则在于，由于需要进行逐步移位，因而需要一定的时间来完成两数相乘操作。;移位相加乘法器;移位相加乘法器;移位相加乘法器;移位相加乘法器;*; LMP_ROM模块是使用Quartus II自带宏模块自动生成的，其中包含了一个256字节的ROM存储器。 查找表乘法器将乘积结果直接存放在存储器中，将操作数作为地址访问存储器，得到的输出数据就是乘法的结果。查找表乘法器速度只局限于是使用的存储器的存取速度，查找表的规模随操作数位数的增加而迅速增大。如上述例子所示，实现四位操作数乘法需要ROM大小为256字节；若用查找表方式实现八位操作数乘法，则需要存储器大小须增至256K字节。因此，查找表法只适合于操作数位数比较小的情况。;4）加法树乘法器;1. 1位数值比较器(设计);1位数值比较器;2、2 位数值比较器：; 真值表;两位数值比较器逻辑图;*;比较器的另外一种实现方法;*;*;总线按其信号线性质不同一般可分为：;深圳大学信息工程学院;典型的存储器模块有： 寻址存储器：ROM RAM 顺序存储器：FIFO Stack (LIFO) ;ROM和RAM属于通用大规模器件，一般不需要自行设计;