高速电路作业概念.docx

高速电路设计—信号完整性分析 1.1 层叠设计 为保证信号有较好的信号完整性以及抗干扰能力，本设计采取 6 层板设计， 层叠结构如下： 图 1 项目 PCB 层叠设计 如图所示，采取双地层的层叠设计方法以尽量满足关键信号线就近接地，地层与电源层相邻以减小电源阻抗，提高电源的稳定性，信号层与地层邻近，信号层阻抗可控，EMI 问题也得到有效控制，使信号保证较好的完整性[18]。 1.2 布局要点 系统 PCB 预布局时按照区域划分—混合器件摆放—模拟、数字器件摆放—旁路电容摆放的顺序[，执行按页摆放的方式（实际每页地设计按照功能划分，如 ADC 模块\DAC 模块\电源模块\时钟模块等），系统 PCB 预布局如下： 图 2 硬件设计 PCB 预布局 布局所考虑的要点包括：晶振电路靠近时钟缓冲及分配芯片；旁路电容靠近IC 芯片；参考电压引脚 VCM 等敏感信号引脚远离高频信号走线；数模分区等。 1.3 过孔问题 由于过孔在传输线上表现为阻抗的不连续点，一般比传输线阻抗低 12%左右，会产生细微的反射现象 寄生电容会延长信号上升时间，降低电路速度，需增大过孔与铺铜区距离，减小焊盘直径减小；寄生电感会削弱旁路电容的贡献，使得电源系统滤波效果变弱，需减小过孔长。因而，通常，电源与地线的过孔采用大尺寸以减小阻抗，信号走线采用较小的过孔，同时可通过过孔并联减小电感，添加接地过孔等措施以保证信号完整性，实际设计中应尽量减少过孔，采取更薄的层叠设计。 1.4 走线要点 对于普通走线，尽量不走直角，避免直角走线所产生的阻抗变化产生反射现象，虽然直角走线产生的容性效应较小，但一般不采用，如下图所示，不同的走线会产生线宽变化： 图 3 不同走线对线宽的影响 线宽的变化会产生阻抗突变从而产生反射现象，因而第四种走线法效果最好，造成的反射现象不明显。 对于差分走线，需追求的目标为“等长、等距”，等长使得差分信号时刻保持极性相反，减少共模分量；等距则使两者差分阻抗一致，减少反射。为减小串扰，差分线也需要尽量短，尽量靠近。差分线尽量不要跨层，以免引???其余因素影响信号质量。差分线等长匹配比等间距更为重要。 对于蛇形走线，主要目的为延时设计，但会严重影响信号质量，设计时序注意其参数以尽量减小蛇形走线对信号完整性的影响。如增大平行长度以减小耦合，减小耦合长度以减小串扰等，对于高速信号的关键走线，尽量不采取蛇形走线。 2 布局前仿真 本节主要针对实际系统中的关键网络进行拓扑提取仿真，反复修改传输线参数，综合考虑从找出最优化参数配置，并设置约束，对信号质量不好的网络采取端接等相应措施。 2.1 仿真前的准备 预布局后，在进行 SI 仿真前，需要对 PCB 板做好准备并对 PCB 板进行一些设置，需要准备好器件的 IBIS 模型：主要从官方网站下载并利用 Model Integrity将其转换为 Cadence 仿真所能识别的 DML 文件，分立元件的模型可以在模型分配时直接由软件，建立好模型库。完成 PCB 板叠层参数设置、DC 网络的属性设置、器件属性设置(CLASS 和 PINUSE 属性)、信号模型分配等。其中 PCB 板叠层参数设置在前仿真中，由于没有布线信息，可以在前仿真时不设置，但在后仿真时，由于此时要对实际布线结果进行仿真，因此必须对板叠层参数进行设置。 2.2 关键网络仿真分析 对于本设计，主要的关键网络包括时钟网络，数据网络以及配置信号网络，这些网络的信号完整性直接影响着 ADC/DAC 的工作性能，也对整个系统设计的稳定性有着重要影响。时钟线为差分线，其布线要求较高，因而对其仿真后制定约束修改设计以保证其特性十分重要。对各个关键网络的设计介绍与仿真分析如下： 2.2.1 时钟缓冲芯片 CDCV304 到 FPGA 信号网络分析： 整个系统的各种时钟，都是由有源晶振产生，经时钟缓冲芯片到达 FPGA 后，经 FPGA 软件倍频产生时钟，因而由时钟缓冲芯片到 FPGA 的时钟输入对于整个系统的时钟质量有很大影响，对其信号完整性的仿真十分必要。提取其拓扑如下 ： 图 4 CDCV304 到 FPGA 时钟网络修改前拓扑 如上图所示，观察到 U12 的 L1 与 U11 引脚 I/O BUFFER 处模型显示为Unknown,这显示出 FPGA 的 IBIS 模型存在问题，修改后提取拓扑如下： 图 5 CDCV304 到 FPGA 时钟网络修改后拓扑 对上述拓扑执行反射仿真，结果如下： 图 6 时钟缓冲芯片到 FPGA 网络反射仿真（30MHz） 如图所示，由于串联端