第七章状态机设计概述.pptVIP

EDA技术实用教程; ? VHDL综合器易于优化;ADC采样控制器设计;1.状态机;2 状态机特点;2 状态机特点;7.1.2 一般有限状态机的结构;7.1.2 一般有限状态机的结构;;;;;7.1.2 一般有限状态机的结构;7.1.2 一般有限状态机的结构;3. 主控组合进程;7.1.2 一般有限状态机的结构;图7-1 一般状态机结构框图工作示意图;【例7-1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY s_machine IS PORT ( clk,reset : IN STD_LOGIC; state_inputs : IN STD_LOGIC_VECTOR (0 TO 1); comb_outputs : OUT INTEGER RANGE 0 TO 15 ); END s_machine; ARCHITECTURE behv OF s_machine IS TYPE FSM_ST IS (s0, s1, s2, s3); SIGNAL current_state, next_state: FSM_ST; BEGIN REG: PROCESS (reset,clk) BEGIN IF rese