Verilog HDL简介.ppt

Verilog HDL简介;Verilog HDL PLI SDF;Verilog程序由关键词module和enmodule进行定义。;Verilog程序的组成部分;;2 Verilog HDL 基础知识;四种逻辑状态： ;常量及其表示方法;2.实数 两种表示方法：十进制记数法 例：10.2 科学记数法 例：3.1e2 3.字符串：为两个双引号“ ”之间的字符， 字符串不允许跨行;变量的数据类型;运算符（9类）;运算符的优先级;Verilog 基本门级元件;Verilog 基本门级元件（原型）;例1 用Verilog HDL语言描述一个上升沿D触发器。 module dff (q,clk,data); output q; input clk,data; reg q; always @(posedge clk) q = data; endmodule ;Verilog HDL行为描述方法;在always下面使用的高级程序语句;（2）case 语句 case (敏感表达式） 值1：块语句1 值2：块语句2 …… 值n: 块语句n