EDA实验指导书探析.doc

PAGE  PAGE 32 EDA技术实验指导书 2012.09 第一章 针对HDL设计的EDA基本实验与设计 实验1．计数器设计 1 原理图示意图 (1) 实验目的：熟悉Quartus II的Verilog/VHDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。掌握原理图与文本混合设计方法。 (2) 实验原理：参考教材[1]3.3节。实验程序为例3-22，设计流程参考本章。 (3) 实验内容1：根据教材[1]的4.1节在Quartus II上对例3-22进行编辑、编译、综合、适配、仿真。说明例中各语句的作用。给出其所有信号的时序仿真波形，根据波形详细描述此设计的功能特点，包括RST、EN、LOAD、DATA，CLK等信号等异步和同步特性。查阅编译后的计数器的时序特点，从时序仿真图和编译报告中了解计数时钟输入至计数数据输出的延时情况，包括设定不同优化约束后的改善情况以及当选择不同FPGA后的延时情况，给出分析报告。 (4) 实验内容2：用教材[1]第4章介绍的不同方式锁定引脚并硬件下载测试。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。硬件实验中，注意测试所有控制信号和显示信号，包括RST、EN、LOAD、DATA等的同步、异步特性，进位信号等。时钟CLK换不同输入：手动有抖动或无抖动键输入，1Hz或4Hz时钟脉冲输入，这需要附录1.3的模块B4板才能获得，或直接使用KX_DN5/7系列EDA/SOPC实验系统。 (5) 实验内容3：使用SignalTap II对此计数器进行实时测试，流程与要求参考教材[1]第4章，给出报告。 (6) 实验内容4：从设计中去除SignalTap II，要求全程编译后，将生成的SOF文件转变成用于配置器件EPCS4的压缩的间接配置文件 *. jic，并使用USB-Blaster对实验板上的EPCS4进行编程，最后进行验证。编程和全程编译前，按教材[1]图4-6所示，设定所有控制和参数。 (7) 实验内容5：为此项设计加入一个可用于SignalTap II采样的独立的时钟输入端CLK0。计数时钟可以低一点，而采样时钟可高一些，如选择clock0=2MHz，而计数时钟CLK可分别选择256Hz、16384Hz、6MHz，并进行实时测试。 (8) 实验内容6：建立一个原理图工程，将教材[1]例3-22文件变成图4-1所示的CNT10元件。然后按照此图的连接方式完成设计。对此电路进行仿真，并说明此电路的功能特点。如何利用此电路设计一个不同模的计数器，或可预置的分频器? 最后在开发板上硬件实现，验证分频情况。 (9) 实验内容7：利用Synplify综合教材[1]例3-22，并用QuartusII适配和下载验证。利用Chip Planner分别对此计数器的RST和所有输出位取反，然后下载验证。 (10) 实验报告：将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果写进实验报告。 示例路径：\KX_DN7\EDA_EP3C5E\EXPERIMENTs\EXP3_CNT10B（注意参考对应的ppt实验指导课件，以下大部分实验示例都包含对应的ppt实验指导课件）。PPT文件路径：\KX_DN7\EDA_EP3C5E\EXPxx_PPT_3C5E，此路径也对应以下KX_DN5/7系列创新实验开发系统的实验示例和对应的ppt实验指导课件。 另请注意，对多数实验都给出了经硬件验证调试好的演示示例，目的就是为读者能顺利完成实验验证或设计，有的示例的目的是希望能启发或引导读者完成更有创意的设计，其中一些示例尽管看上去颇有创意，但都不能说是最佳或最终结果，这给读者留有许多改进和发挥的余地。此外还有少数示例未提供源代码，是考虑到实验示例设计者的著作权，这些示例仍能给读者在设计的可行性、创意和创新方面以宝贵的启示。示例分两部分： 对应KX_DN5/7系统，在文件夹\KX_DN7\EDA_EP3C5E\EXPERIMENTs中的示例包含完整的源代码，并公开全部设计；而在文件夹\KX_DN7\EDA_EP3C5E\DEMOs中的设计，仅供演示，无源代码。所有的示例演示操作都有详细说明，可分别参考对应文件夹中的PDF/PPT文件。 实验2．多路选择器设计 (1) 实验目的：进一步熟悉Quartus II的Verilog/VHDL文本设计流程，组合电路的设计仿真和硬件测试。 (2) 实验内容1：根据教材[1]4.1节的流程，利用Quartus II完成4选1多路选择器（例3-2）的文本编辑输入(MUX41a.v)和仿真测试等步骤，给出教材[1]图3-5所示的仿真波形。 (3) 实验内容2：在实验系统上硬件测试，验证此设计的功能。对于引脚锁定以及硬件下