FPGA第七章精编.doc

第七章 第七章 设计技巧 内容提要 本章介绍了在VHDL编程设计中，描述方法对电路结构的影响，不同的状态机描述方法，层次化设计的基本思想和原则，Block RAM的结构、VHDL程序、宽度和深度组合形式，基于IP Core的Block RAM设计，数字延迟锁相环（DLL，Delay Locked Loop）、全局时钟网络（Global Clock Networks）、DCM（数字时钟管理器，Digital Clock Manager）的结构特点与应用。 知识要点 VHDL编程， 描述方法， 状态机， 层次化设计， Block RAM， IP Core， 数字延迟锁相环， 全局时钟网络， 数字时钟管理器。 教学建议 本章的重点是掌握在VHDL编程设计中，锁存避免、寄存器使用、括号使用、并行结构、资源共享、数值比较等描述方法对电路结构的影响，单进程状态机、多进程状态机的基本结构模型，层次化设计的基本结构与方法，Block RAM的结构、编程、宽度和深度组合，基于IP Core的Block RAM设计，使用DLL、全局时钟网络、DCM消除时钟时延、频率合成和时钟相位调整等方法。建议学时数为2～4学时。重要的是掌握基本的设计方法，提高与熟悉需要通过大量的、实际的设计练习，可以结合第8章中的应用实例讲解本章内容。 7.1 VHDL编码风格 VHDL设计是行为级的设计，所带来的问题是设计者的设计思考与实际电路结构是相脱节的。设计者主要是根据VHDL的语法规则，对系统目标的逻辑行为进行描述，然后通过综合工具进行电路结构的综合、编译、优化，通过仿真工具进行逻辑功能仿真和系统时延的仿真。实际设计过程中，由于每个设计工程师对语言规则、对电路行为的理解程度不同，每个人的编程风格不同，往往同样的系统功能，描述的方式是不一样的，综合出来的电路结构更是大相径庭。 因此，即使最后综合出的电路都能实现相同的逻辑功能，其电路的复杂程度和时延特性都会有很大的差别，甚至某些臃肿的电路还会产生难以预料的问题。从这些问题出发，很有必要深入讨论在VHDL设计中如何简化电路结构，优化电路设计的问题。 7.1.1 描述方法对电路结构的影响 用VHDL进行设计，最终综合出的电路的复杂程度，除取决于设计要求实现的功能的难度外，还受设计工程师对电路的描述方法和对设计的规划水平的影响。最常见的使电路复杂化的原因之一是在设计中存在许多本不必要的类似LATCH的结构。而且由于这些结构通常都由大量的触发器组成，不仅使电路更复杂，工作速度降低，而且由于时序配合的原因会导致不可预料的结果。 1.不必要的锁存 以下有2段设计，如果单从语法上来看是没有任何错误的，而且编译时都可以通过，但是如果从电路结构上考虑，它们都存在问题。 Exam1: Process(A,B) Begin If A=’1’ then Q = B ; 暗指锁存 End if; End process; Exam2: process(C) Begin Case C is When ‘0’= Q = ‘1’; Z = ‘0’； When ‘1’= Q = ‘0’; 缺少Z的值 End case; End process; 仔细观察，在Exam1和Exam2进程中的语句都有同一个毛病。Exam1进程中的if语句仅仅指明了A在高电平（1）的时候将B的值传到Q端，并没有指明A在低电平（0）的时候Q端应该是什么值。综合工具在综合时，发现这种不完全的状态描述，会将其综合为锁存(latch)。锁存的结构如图7.1.1所示。在ISE中，综合工具XST会发出一个警告: Found 1-bit latch for signal q。锁存是由与或非逻辑组成的，而这种结构在系统中多半会埋下不稳定的种子。 再看看Exam2进程，有两个输出信号，信号的值在Case语句中被决定，但是Z的值只在C为‘0’时有明确的说明，当C为高‘1’时设计者并没有明确指出。所以同样会使综合工具理解为锁存。 图7.1.1 采用门电路的锁存器原理图 2．描述寄存器代替锁存 既然锁存存在不稳定，那么有必要找到一个好的替代，那就是寄存器。寄存器由时钟触发，很大程度上抑制了毛刺。所以，尽可能的使用寄存器而避免锁存。 下面是不同的D触发器的VHDL描述： DFF:process(clk) --D触发器