第10章Verilog设计的优化精编.pptVIP

第10章 Verilog设计的优化;第10章 Verilog设计的优化;10.1 设计的可综合性 ;可综合的设计中应注意;;【例7.2】 用case语句描述的4选1 MUX module mux4_1b(out,in1,in2,in3,in4,s0,s1); input in1,in2,in3,in4,s0,s1; output reg out; always@(*) //使用通配符 case({s0,s1}) 2b00:out=in1; 2b01:out=in2; 2b10:out=in3; 2b11:out=in4; default:out=2bx; endcase endmodule;可综合的设计中应注意;10.2 流水线设计技术 –P280;流水线操作的概念 ;非流水线方式8位全加器;两级流水实现的8位加法器;四级流水线实现的8位加法器;设计综合到不同器件的最高工作频率; 2个加法器和1个选择器的实现方式; 2个选择器和1个加法器的实现方式; ;方式一需要2个加法器，而方式二通过增加一个MUX，共享一个加法器，由于加法器耗用的资源比MUX更多，因此方式二更节省资源。所以在电路设计中，应尽可能使硬件代价高的功能模块资源共享，从??降低整个系统的成本。;资源共享（Resource Sharing）;资源共享（Resource Sharing）;10.4 过程;always过程具有的特点;Verilog 模块的模板 ;在进行数字系统设计的时候应注意;数字跑表的Verilog 描述;数字跑表的Verilog 描述;数字跑表的Verilog 描述; 过程赋值语句多用于对reg型变量进行赋值。 （1）非阻塞（non_blocking）赋值方式 赋值符号为“=”， 如：b= a； 非阻塞赋值在整个过程块结束时才完成赋值操作，即b的值并不是立刻就改变的。 （2）阻塞（blocking）赋值方式 赋值符号为“=”， 如：b= a； 阻塞赋值在该语句结束时就立即完成赋值操作，即b的值在该条语句结束后立刻改变。如果在一个块语句中，有多条阻塞赋值语句，那么在前面的赋值语句没有完成之前，后面的语句就不能被执行，仿佛被阻塞了（blocking）一样，因此称为阻塞赋值方式。;10.5 阻塞赋值与非阻塞赋值-P288;10.5 阻塞赋值与非阻塞赋值;时序逻辑建模应尽量使用非阻塞赋值方式;;;;;;;; 结 论;10.6 FPGA设计中毛刺的消除;;;;引入了D触发器的长帧同步时钟的产生 module longframe2(clk,strb); parameter DELAY=8; input clk; output strb; reg[7:0] counter; reg temp,strb; always@(posedge clk) begin if(counter==255) counter=0; else counter=counter+1; end always@(posedge clk) begin strb=temp;end //引入触发器 always@(counter) begin if(counter=(DELAY-1)) temp=1; else temp=0; end endmodule;消除毛刺后的时序仿真输出波形;10.1 阻塞赋值与非阻塞赋值有什么本质的区别，在使用中应注意哪些方面，结合自己的设计实践进行总结。 10.2 流水线设计技术为什么能提高数字系统的工作频率？ 10.3 设计一个加法器，实现sum=a0+a1+a2+a3，a0、a1、a2、a3宽度都是8位。如用下面两种方法实现，哪种方法更好一些。 （1）sum=((a0+a1)+a2)+a3 （2）sum=(a0+a1)+(a2+a3) 10.4 用流水线技术对上题中的sum=((a0+a1)+a2)+a3的实现方式进行优化，对比最高工作频率。 10.5 在FPGA设计开发中，还有哪些方法可提高设计性能？ ;第3章 Quartus II集成开发工具;基于Quartus II进行EDA设计开发的流程 ;3.2 Quartus II的优化设置-OPTIMIZER ; ;1. Setting设置;1.3.2综合（Synthesis）-P9;C、ASM... 程序;2. 分析与综合设置 ;;作为Quartus II的编译模块之一，Analysis Synthesis包括Quaruts II Integrated Synthesis集成综合器，完全 支持VHDL和Verilog HDL语言，并提供控制综合过程的选项。支持Verilog-1995标准（IEEE标准136