数字电子技术基础 ch06-1.ppt

6.1 概 述 6.1 概 述 6.1 概 述 VHDL 和Verilog的功能较强属于行为(功能)描述语言。两种HDL均为IEEE标准。特别是Verilog HDL由于其句法根源出自C语言,它相对VHDL好用好学。 * * 1. HDL基本概念 2. HDL的产生 3. 几种常见的硬件描述语言 4. VHDL与Verilog HDL两种语言的简单比较 6.1 概 述 硬件描述语言HDL(Hardware Description Language )是设计硬件时使用的语言，类似于高级程序设计语言。它是一种以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式，复杂数字逻辑系统的逻辑功能。 HDL还可以用来编写设计说明文档，这种文档易于存储和修改，适用于不同的设计人员之间进行技术交流，还能被计算机识别和处理。 HDL是高层次自动化设计的起点和基础。 1. HDL基本概念 逻辑仿真 是指用计算机仿真软件对数字逻辑电路的结构和行为进行预测.仿真器对HDL描述进行解释。以文本形式或时序波形图形式给出电路的输出。在仿真期间如发现设计中存在错误，就再要对HDL描述进行及时的修改。（例如，2选1的仿真波形图如下） 计算机对HDL的处理包括两个方面：逻辑仿真和逻辑综合。 1. HDL基本概念 逻辑综合 是指从HDL描述的数字逻辑电路模型中导出电路基本元件列表以及元件之间的连接关系（常称为门级网表）的过程。逻辑综合的结果产生门级元件及其连接关系的数据库，根据这个数据库可以制作出集成电路或印刷电路板PCB。（例如，2选1 逻辑综合后得到的图） 计算机对HDL的处理包括两个方面：逻辑仿真和逻辑综合。 1. HDL基本概念 起源于美国国防部提出的超高速集成电路研究计划，目的是为了把电子电路的设计意义以文字或文件的方式保存下来，以便其他人能轻易地了解电路的设计意义 。 2. HDL的产生 随着集成电路的亚微米和深亚微米制造、设计技术的飞速发展，集成电路已进入片上系统SOC（System on a chip）时代。SOC通常是由硬件电路和运行其上的系统软件构成。硬件电路一般使用HDL进行描述。 6.1 概 述 3. 几种常见的硬件描述语言 ABEL (Advanced Bolean Equation Language) VHDL (V--Very High Speed Integrated Circuit) Verilog HDL （简称Verilog） 能力（Capability） VHDL 结构建模 抽象能力强 系统级－算法级－RTL级－逻辑级－门级 Verilog 结构建模 具体物理建模能力强 算法级－RTL级－逻辑级－门级－版图级 4. VHDL与Verilog HDL两种语言的简单比较 数据类型（data type） VHDL 是一种数据类型性极强的语言。支持用户定义的数据类型。严格规定只有类型、字位相同的数据才能进行转递和作用。能利用数据类型检查编程的错误。可以使用抽象（比如枚举）类型为系统建模。 Verilog 数据类型简单。只能由语言本身定义，不能由用户定义。适于硬件结构的建模，不适于抽象的硬件行为建模。 4. VHDL与Verilog HDL两种语言的简单比较 易学性（easiest to learn） VHDL 是一种数据类型很强的语言，欠直观。加之同一种电路有多种建模方法，通常需要一定的时间和经验，才能高效的完成设计。 Verilog 由于Verilog HDL数据类型较简单，语法很直观，故Verilog更易理解和好学。Verilog更像C，约有50％的结构来自C，其余部分来自ADA。在一般的应用设计中，设计者使用任何一种语言都能完成任务，本书仅介绍Verilog HDL。 4. VHDL与Verilog HDL两种语言的简单比较 end