四倍数据速率静态随机存取存储器(QDR)简介.docxVIP

? QDR是Quad Data Rate Static Random Access Memory(QDR SRAM)的缩写，也就是四倍数据速率静态随机存取存储器的意思。QDR的四倍数据速率是相对普通SRAM而言的。??? 普通SRAM使用半双工总线，即在同一时刻只能进行读或者写操作(读/写共用一条数据通道)，所以普通SRAM又称作SDR(Single Data Rate) SRAM，即“单倍数据速率静态随机存取存储器”。Dh0u5h5D@gVW0??????? DDR(Double Data Rate) SRAM在SDR SRAM的基础上做了改进，与SDR SRAM只在参考时钟的上升沿采样数据不同，DDR SRAM在参考时钟的上升沿和下降沿都采样数据，这样，DDR SRAM在一个时钟周期内可以传输双倍数据，DDR SRAM(双倍数据速率SRAM)也是由此得名的。???????QDR在保留DDR特征的基础上，对其数据总线进行了升级，DDR只有一条数据通道，数据读/写操作共用，属于半双工工作方式，而QDR拥有两独立条数据通道，数据读/写操作可以同时进行，属于全双工工作方式，因此，QDR的数据存取速率又是DDR的两倍。中国通信人博客H8?*^ } ](b6~1HT`??? 这样计算下来，QDR的数据存取速率是SDR的四倍，四倍数据速率的雅称也因此而来。QDR1/2/3的最高工作频率分别为200/333/500MHz。在高速通信系统中(40G/100G)基本上都使用QDR。??????? QDR器件规范是由Cypress、IDT、NEC、Samsung和Renesas等公司组成的QDR联盟共同定义和开发的。QDR联盟的官方网站是：。??? 同DDR一样，QDR也分为QDR1、QDR2和QDR3。与QDR1相比，QDR2增加了一对源同步时钟，可以帮组SRAM控制器捕获数据，此时钟被称为反馈时钟(CQ和CQ#)，这个反馈时钟与QDR2的输入参考时钟保持同步，同时又与QDR2输出路径的数据总线保持沿对齐。这样，QDR2产生的整体数据有效视窗便会比同频率的QDR1增大约35%，而延迟却比QDR1少了二分之一个周期，这额外的半周期可容许在最低的延迟下进行更高频率和更大带宽操作。QDR3目前还处在概念中，QDR联盟于2004年5月制定的QDR3规范中，器件的最高时钟频率可达500MHz。QDR器件结构示意图如下所示：4K@,H9]lz0??????? ?1).K/K#：QDR系统时钟信号；???????? 2).C/C#：读端口输入时钟；?????????3).CQ/CQ#：输出环回时钟；中国通信人博客Nt!qb;m \这里说明下，K/K#、C/C#和CQ/CQ#不是真正的差分信号，而是相位相差180度的伪差分时钟，在测试时不能使用差分探头，一般使用两个单端探头。中国通信人博客j9Vn6OZ9H%C9|???????? 4).A[20:0]：地址输入信号，读写通道复用，分别在时钟K/K#的上升沿采样；?????????5).WPS#：写端口选择输入信号，在时钟信号K的上升沿有效，当WPS#无效时，写端口信号被忽略；中国通信人博客s8Utl~t%b?????????6).BWS[3:0]#：比特写入选择信号，用于选择将拿个Byte写入到QDR钟，对于9位数据位宽的QDR，用BWS0#控制，对于18位数据位宽的QDR，由BWS0#控制低9位，BWS1#控制高9位，其他以此类推；中国通信人博客E0Mr-LK???????? 7).NWS[0:1]#：4字节写入选择信号(此管脚只在8位QDR器件上才有)，用来控制当前写端口的哪4位字节被写入，NWS0#控制D[3:0]，NWS1#控制D[7:4]。中国通信人博客 V,d7ch+R0S A?????????8).RPS#：写端口地址选择输入信号，时钟K上升沿有效，当RPS#信号无效时，读端口信号被忽略；中国通信人博客#F.s#fwPTALK?????????9).D[18:0]：写操作数据输入通道，在时钟K和K#的上升沿有效；中国通信人博客8AC Aa/l9s {}Y]c??????? 10).Q[18:0]：读操作数据输出通道，单时钟模式下，在在时钟K和K#的上升沿有效，多时钟模式下，在时钟C和C#的上升沿有效；中国通信人博客9mi}*b?-_ d??????? 11).ZQ：输出阻抗控制信号。用于控制QDR的输出端口的CQ/CQ#以及Q[18:0]等信号的输出阻抗。当ZQ和GND间的电阻为RQ时，则CQ/CQ#和Q[18:0]的输出阻抗被设置为0.2RQ。当ZQ直接连接到VDD时，输出信号有最小的输出阻抗，ZQ不能悬空或直接接地；x$B1_s#y$[(d0????? ?12).DOFF#：DLL使能输入