第六章采用中大规模集成电路的逻辑设计要点.pptVIP

第六章 采用中、大规模 集成电路的逻辑设计 采用SSI进行逻辑设计时，逻辑设计和元件选择是相互独立的，设计追求的目标是最小化，即尽量减少门和触发器的数量。 采用MSI或LSI进行逻辑设计时，最小化也不再是追求的目标，因为一个器件内门和触发器的数量是确定的。这种设计方法的关键是以MSI和LSI器件的功能为基础，从设计要求的逻辑功能描述出发，合理地选用器件，充分利用器件本身所具有的功能，减少SSI器件和连线的数量。 6.1 二进制并行加法器 全加器：能对两个1位二进制数进行相加，并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路，称为全加器。二进制并行加法器除能实现二进制加法运算外，还可实现代码转换、二进制减法运算，二进制乘法运算，十进制加法运算等功能。 全加器的逻辑图 超前进位加法器 提高工作速度的途径：设法减小进位信号的传递时间 进位传递公式 四位二进制超前进位加法电路 Pi?Gi=Gi 例： 用四位二进制并行加法器设计一个将 8421BCD码转换成余3码的代转换电路。 余3码比8421码多3 解： 例6.1： 用四位二进制并行加法器设计一个 四位二进制并行加法/减法器。 解： 利用补码，将减法变为加法 例6.2： 用四位二进制并行加法器设计一个用余3码表示的一位十进制数加法器。 解： 余3码相加时无进位，结果要减3；有进 位，结果要加3。减3(0011)可以变为加 13(1101)。 例6.3：用四位二进制并行加法器设计一位8421BCD码十进制数加法器。 解： 8421BCD码相加时有进位或出现冗余码时，结果要加6调整。 函数表达式 6.2 数值比较器 函数表达式 一位比较器 74LS85逻辑图 24位串行比较器 24位并行比较器 6.3 译码器 译码器的功能是对具有特定含义的输入代码进行“ 翻译”或“ 辨认”，将其转换成相应的输出信号。 1. 二进制译码器：将n个输入变量变换成2n个输出函数，且每个输出函数对应于n个输入变量的一个最小项。 用与非门组成的3线－8线译码器 逻辑函数表达式 74LS138的引脚图如下: 用两片74LS138组成的4线－16线译码器 D0 D1 D2 D3 2. 二～十进制译码器：将4位BCD码的10组代码翻译成10个十进制数码。 二－十进制译码器电路 例6.5： 用一片74LS138三输入八输出译码器和适当的与非门实现全减器的功能。 例6.6： 用译码器和与门实现逻辑函数 F(A, B, C, D)=?m(2, 4, 6, 8, 10, 12, 14) 解： 6.4 多路选择器 完成对多路数据的选择，在公共传输线上实现多路数据的分时传送。 74153型双四选一多路选择器 （a）逻辑图 （b）等效电路 （C）方框图 双十六选一多路选择器 例1： 用多路选择器实现以下逻辑函数功能。 F(A, B, C)=?m(2, 3, 5, 6) 解： 方案I：采用八路数据选择器 比较上述两个表达式可知：要使W＝F，只需令A2＝A，A1＝B，A0＝C，且D0＝D1＝D4 ＝D7＝0 而D2＝D3＝D5＝D6＝1即可。所以，根据分析可作出用八路选择器实现给定函数的逻辑电路图。 方案II：采用四路数据选择器 四路选择器具有两个选择控制变量，当用来实现三变量函数功能时，应该首先从函数的三个变量中任选两个作为选择控制变量，然后再确定选择器的数据输入。假定选A、B与选择控制A1、A0相连，则可将函数F的表达式表示成如下形式： 显然，要使四路选择器的输出W与函数F相等，只需D0＝0, D1＝1, D2 ＝C, D3＝C 。由此，可作出用四路选择器实现给定函数功能的逻辑电路图如图所示。 本例的两种方案表明：用具有n个选择控制变量的选择器实现n个变量的函数或n+1个变量的函数时，不需要任何辅助电路，可由选择器直接实现。 当函数的变量比选择器的选择控制变量数多于两个以上时，一般需要适当的逻辑门辅助实现。同时，在确定各数据输入时，通常借助卡诺图。 例2: 下面是一个具有五个输入变量的逻辑函数的真值表，用三个双四选一多路选择器实现。 . F1(A,B,C,D)=∑m(0,1,5,7,10,13,15) F2(A,B,C,D)=∑m(8,10,12,13,15) 作F1 F2的卡诺图(以A= A1 B= A0) 逻辑函数. 例3 : 试用一片双四路数据选择器实现下列 . F1 AB CD 00 00 01 01 11 11 10 10 0 1 1 0 1 0 1 0 0 0 0 0 1 1 0 1 . F2 A