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异步FIFO的设计总结 1、 异步FIFO的设计难点 设计异步FIFO有两个难点：一是如何同步异步信号，使触发器不产生亚稳态；二是如何正确地设计空、满以及几乎满等信号的控制电路。空、满空/满标志的产生FIFO的核心部分。如何正确设计此部分的逻辑，直接影响到FIFO的性能。空/满标志产生的原则是：写满不溢出，读空不多读。即无论在什么，都不应出现读写地址同时对一个存储器地址操作的情况。在读写地址相等或相差一个或多个地址的时候，满标志应该有效，表示此时FIFO已满，外部电路应对FIFO发数据。在满信号有效时写数据，应根据设计的要求，或保持、或抛弃重发。同理，空标志的产生也是如此，即：空标志 |写地址-读地址| 预定值 AND（写地址超前读地址）满标志 （|写地址-读地址| 预定值）AND 读地址超前写地址 最直接的做法是，采用读写地址相比较来产生空满标志。一个简单的解决方法就是把地址空间分成四个象限，然后将两个计数器（以二进制或格雷方式工作，只是等式不同）的最高两位一起译码并输入到两个4输入查找表。如果写计数器落后于读计数器一个象限，这就表明了可能到达满状态的情况，此时应该将方向锁存器置位。如果写计数器领先于读计数器一个象限，这就表明了可能到达空状态的情况，此时应该将方向锁存器复位。方向锁存器消除了地址一致性译码器的模糊性。 异步FIFO的设计空标志 |写地址-读地址| 预定值 AND（写地址超前读地址）满标志 （|写地址-读地址| 预定值）AND 读地址超前写地址 设计 1