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Modelsim篇 Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。 其主要特点为： （1）RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真； （2）单内核VHDL和Verilog混合仿真； （3）源代码模版和助手，项目管理； （4）集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能； （5）C和Tcl/Tk 接口C调试； （6）对SystemC的直接支持，和HDL任意混合； （7）支持SystemVerilog的设计功能； 　　 （8）对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL； （9）ASIC Sign off。 ModelSim分几种不同的版本：SE、PE、LE和OEM，其中SE是最高级的版本，而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。SE版和OEM版在功能和性能方面有较大差别，比如对于大家都关心的仿真速度问题，以Xilinx公司提供的OEM版本ModelSim XE为例，对于代码少于40000行的设计，ModelSim SE 比ModelSim XE要快10倍；对于代码超过40000行的设计，ModelSim SE要比ModelSim XE快近40倍。ModelSim SE支持PC、UNIX和LINUX混合平台；提供全面完善以及高性能的验证功能；全面支持业界广泛的标准；Mentor Graphics公司提供业界最好的技术支持与服务。 Modelsim在IC设计中有重要作用，根据客户提出的要求定义功能后，完成代码的编写，并用modelsim进行前仿真。前仿真通过后，对设计进行布局布线等处理，再用modelsim对设计进行后仿真。如图1所示： 图1 Modelsim的仿真流程如图2所示，设计规格制定好之后，进行代码编写，然后对设计进行功能仿真、代码覆盖率仿真等，查看是否有不符合设计要求的地方，如果有则进行修改，继续用modelsim进行各个步骤的仿真，直到符合要求时，查看覆盖率，如果覆盖率也符合要求则结束仿真，否则修改源代码或者testbench继续仿真。 图2 实验一：前仿真 实验目的 通过实验掌握如何用modelsim进行简单的功能仿真。 实验内容 编译代码，进行功能仿真。 实验原理 （1）什么是前仿真 前仿真也称功能仿真，主旨在于验证电路功能是否符合设计要求，其特点是不考虑门延迟与线路延迟，主要是验证电路与理想情况是否一致。 （2）前仿真原理 当对要仿真的目标文件进行仿真时，需要给文件中的各个输入变量提供激励源，并对输入波形进行严格的定义，这种对激励定义的文件就称为testbench，即测试文件。 Testbench ，顾名思义就是测试平台的意思。简单来说，在仿真的时候 Testbench 用来产生测试激励给待验证设计 CDUV) ，或者称为待测设计 CDUT) ，同时检查 DUV 的输出是否与预期的一致，达到验证设计功能的目的，如图 3 所示。 图3 Testbench 概念的提出为我们提供了一一个很好的验证芯片的平台。仿真因 EDA 工具和设计复杂度的不同而略有不同，对于简单的设计，特别是一些小规模的 CPLD 设计来说， 一般可以直接使用开发工具内嵌的仿真波形工具绘制激励，然后进行功能仿真。另外」种较为常用的方式是，使用 HDL (硬件描述语言)编制 Testbench C 仿真文件)，通过波形或自动比较工具，分析设计的正确性，并分析 Testbench 自身的覆盖率和正确性。 基于 Testbench 的仿真流程如图 4所示。 图4 图4基于 Testbench 的仿真流荐 从图中可以清晰地看出 Testbench 的主要功能： （1）为 DUT (Design Under Test ，待测试设计)提供激励信号： （2）正确实例化 DUT; （3）将仿真数据显示在终端或者存为文件，也可以显示在波形窗口中以供分析检查; （4）复杂设计可以使用 EDA 工具，或者通过用户接口自动比较仿真结果与理想值，实现 结果的自动