可编程逻辑实验报告_实验3_组合电路设计(一).docVIP

西安邮电学院可编程逻辑实验报告 系 别 通信系 学 号 Xxxxxxxx 成 绩 实验日期 2009-12-6 班 级 通工0702 姓 名 高原 教师签字 实验名称 三、组合电路设计（一） 一：实验目的 1．掌握设计组合逻辑电路的方法。 2．通过开发CPLD来实现组合逻辑电路的功能。 二：实验所用仪表及主要器材 计算机，MAX+PLUSII软件 三：实验原理简述（源程序、真值表、原理图） 多数表决器 源程序： Library ieee; Use ieee.std_logic_1164.all; Entity e3_1_bjq is Port a:in std_logic_vector 3 downto 0 ; y:out std_logic ; End; Architecture rtl of e3_1_bjq is Begin Process a Begin Case a is When0000 y 0; When0001 y 0; When0010 y 0; When0011 y 0; When0100 y 0; When0101 y 0; When0110 y 0; When0111 y 1; When1000 y 0; When1001 y 0; When1010 y 0; When1011 y 1; When1100 y 0; When1101 y 1; When1110 y 1; When1111 y 1; When others y Z; End case; End process; End; 真值表： a b c d y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 （2）代码转换 源程序： Library ieee; Use ieee.std_logic_1164.all; Entity e3_2_change is Port a:in std_logic_vector 3 downto 0 ; y:out std_logic_vector 3 downto 0 ; End; Architecture rtl of e3_2_change is Begin Process a Begin Case a is When0000 y 0011; When0001 y 0100; When0010 y 0101; When0011 y 0110; When0100 y 0111; When0101 y 1000; When0110 y 1001; When0111 y 1010; When1000 y 1011; When1001 y 1100; When others y ZZZZ; End case; End process; End; 真值表： a y 0 3 1 4 2 5 3 6 4 7 5 8 6 9 7 a 8 b 9 c 四：实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析） 波形图（多数表决器） 波形图（代码转换） 五：实验心得（实验中问题的解决方法等） 通过本次实验，我进一步熟悉了Max + PLUS II 软件的使用，并进一步学习了一些基本的VHDL语法知识，并利用VHDL对简单的组合电路进行描述和仿真。 本次实验除了学习了VHDL的相关知识外，还复习了数字电路的知识，相信对于以后的学习和工作都有很大的好处。 本次实验中主要遇到的问题是VHDL 中赋值语句的使用，VHDL 中 使用 进行条件判断与赋值，这点与其他的编程语言均不一样，需要去重点学习掌握，并了解其中的原理。 1