可编程逻辑实验报告_实验4_组合电路设计(二).docVIP

西安邮电学院可编程逻辑实验报告 系 别 通信系 学 号 Xxxxxxxx 成 绩 实验日期 2009-12-6 班 级 通工0702 姓 名 高原 教师签字 实验名称 四、组合电路设计（二） 一：实验目的 1．掌握设计组合逻辑电路的方法。 2．通过开发CPLD来实现组合逻辑电路的功能。 二：实验所用仪表及主要器材 计算机，鼠标，键盘，显示器，MAX+PLUSII软件 三：实验原理简述（源程序、真值表、原理图） 二个2位二进制数相乘 源程序： Library ieee; Use ieee.std_logic_1164.all; Entity e4_1_xiangchen2 is Port( a:in std_logic_vector(3 downto 0); y:out std_logic_vector(3 downto 0)); End; Architecture rtl of e4_1_xiangchen2 is Begin Process(a) Begin Case a is When0000=y=0000; When0001=y=0000; When0010=y=0000; When0011=y=0000; When0100=y=0000; When0101=y=0001; When0110=y=0010; When0111=y=0011; When1000=y=0000; When1001=y=0010; When1010=y=0100; When1011=y=0110; When1100=y=0000; When1101=y=0011; When1110=y=0110; When1111=y=1001; When others=y=ZZZZ; End case; End process; End; 真值表： a y 0000 0000 0001 0000 0010 0000 0011 0000 0100 0000 0101 0001 0110 0010 0111 0011 1000 0000 1001 0010 1010 0100 1011 0110 1100 0000 1101 0011 1110 0110 1111 1001 （2）二进制全减器 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity e4_2_jian2 is Port(a,b,ci:in std_logic; f,co:out std_logic); End; Architecture rel_1 of e4_2_jian2 is Begin Process(a,b,ci) Begin If(a=0 and b=0 and ci=0)then F=0;co=0; elsif(a=0 and b=0 and ci=1)then F=1;co=1; elsif(a=0 and b=1 and ci=0)then F=1;co=1; elsif(a=0 and b=1 and ci=1)then F=0;co=1; elsif(a=1 and b=0 and ci=0)then F=1;co=0; elsif(a=’1’ and b=’0’ and ci=’1’)then F=’0’;co=’0’; elsif(a=’1’ and b=’1’ and ci=’0’)then F=’0’;co=’0’; else F=’1’; Co=’1’; End if; End process; End; 真值表： a b ci f co 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 (3)开关控制电路 源程序： Library ieee; Use ieee.std_logic_1164.all; entity e4_3_switcher is port(a,b,c:in std_logic; f:out std_logic); end; architec