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夏宇闻教材3.txt爱情是艺术，结婚是技术，离婚是算术。这年头女孩们都在争做小“腰”精，谁还稀罕小“腹”婆呀？高职不如高薪，高薪不如高寿，高寿不如高兴。第三章 Verilog HDL的基本语法 前言 Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种： ? 系统级(system):用高级语言结构实现设计模块的外部性能的模型。 ? 算法级(algorithm):用高级语言结构实现设计算法的模型。 ? RTL级(Register Transfer Level):描述数据在寄存器之间流动和如何处理这些数据的模型。 ? 门级(gate-level):描述逻辑门以及逻辑门之间的连接的模型。 ? 开关级(switch-level):描述器件中三极管和储存节点以及它们之间连接的模型。 一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。 Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能： ? 可描述顺序执行或并行执行的程序结构。 ? 用延迟表达式或事件表达式来明确地控制过程的启动时间。 ? 通过命名的事件来触发其它过程里的激活行为或停止行为。 ? 提供了条件、if-else、case、循环程序结构。 ? 提供了可带参数且非零延续时间的任务(task)程序结构。 ? 提供了可定义新的操作符的函数结构(function)。 ? 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 ? Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能： ? 提供了完整的一套组合型原语(primitive); ? 提供了双向通路和电阻器件的原语; ? 可建立MOS器件的电荷分享和电荷衰减动态模型。 ? Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 ? Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将对Verilog HDL中的基本语法逐一加以介绍。 3.1.简单的Verilog HDL模块 3.1.1.简单的Verilog HDL程序介绍 下面先介绍几个简单的Verilog HDL程序,然后从中分析Verilog HDL程序的特性。 例[3.1.1]:module adder ( count,sum,a,b,cin ); input [2:0] a,b; input cin; output count; output [2:0] sum; assign {count,sum} = a + b + cin; endmodule 这个例子通过连续赋值语句描述了一个名为adder的三位加法器可以根据两个三比特数a、b和进位（cin）计算出和（sum）和进位（count）。 从例子中可以看出整个Verilog HDL程序是嵌套在module和 endmodule 声明语句里的。 例[3.1.2]：module compare ( equal,a,b ); output equal; //声明输出信号equal input [1:0] a,b; //声明输入信号a,b assign equal=（a==b）？1：0; /*如果a、b 两个输入信号相等,输出为1。否则为0*/ endm