QUARTUSII图形输入电路的设计.docVIP

基于 QUARTUSII图形输入电路的设计一、 实验目的 1、通过一个简单的 的设计,掌握QUARTUSII进行组合逻辑电路的设计方法。 2、初步了解 QUARTUSII设计的全过程。 QUARTUSII软件。 3、掌握组合逻辑电路的静态测试方法。 二、 实验QUARTUSII进行电路设计，熟悉QUARTUSII设计的过程，以及各个部分用法。 三、 实验原理 3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为 N时，输出端标号为 N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表 1-1所示 B A D0 D1 D2 D3 D4 D5 D6 D7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 表 1-1 三-八译码器真值 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。 、 实验内容 在本实验中，用三个拨动开关来表示三八译码器的三个输入（A、B、C）；用八个 LED来表示三八译码器的八个输出（D0-D7）。通过输入不同的值来观察输入的结果与三八译码器的真值表（表1-1）是否一致。实验箱中的拨动开关与 FPGA的接口电路如下图 1-1所示，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。其电路与 FPGA的管脚连接 管脚分配: 图1-1 拨动开关与FPGA接口电路 对应输入端 A　　Ｂ　Ｃ　输入不同的只通过与门构成的译码电路是对应输出为高电平，如前表所示的结果。 仿真结果 用编程的方法 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DECODER IS PORT INP: IN STD_LOGIC_VECTOR 2 DOWNTO 0 ; OUTP: OUT STD_LOGIC_VECTOR 7 DOWNTO 0 ; END ENTITY DECODER; ARCHITECTURE ART OF DECODER IS BEGIN PROCESS INP IS BEGIN CASE INP IS WHEN 000 OUTP WHEN 001 OUTP WHEN 010 OUTP WHEN 011 OUTP WHEN 100 OUTP WHEN 101 OUTP WHEN 110 OUTP WHEN 111 OUTP END CASE; END PROCESS; END ARCHITECTURE ART ; 实验仿真： 实验小结 通过实验学会了使用软件，也熟悉了QUARTUSII的基本操作,因为是第一次实验遇到了很多问题，但也在解决问题的同时，学到了很多东西。用两种方法将软件的各个功能模块都熟悉了一遍。